CN111786677B - 连续近似式模拟数字转换器 - Google Patents

Abstract

一种连续近似式模拟数字转换器，其包括比较器、电容阵列、开关阵列，以及规格选择电路。比较器具有第一输入端、第二输入端及输出端，用以比较第一输入端与第二输入端的输入，将比较结果输出于输出端。电容阵列耦接比较器并包括多个组成电容，而开关阵列耦接电容阵列。规格选择电路耦接比较器与电容阵列，且规格选择电路包括开关与电容并接收一通用电压。其中，连续近似式模拟数字转换器响应于规格选择电路的开关之导通而操作于第一规格状态，并响应于规格选择电路的开关之截止而操作于第二规格状态。

Description

连续近似式模拟数字转换器

技术领域

本发明是有关于一种模拟至数字转换器，且特别是有关于一种连续近似式模拟数字转换器。

背景技术

近年来在集成电路设计上的趋势，对于更低功耗、更高表现、以及更少的成本有愈来愈严苛的要求，而在模拟前端电路的设计当中，一个有效率的模拟数字转换器(analog-to-digital converter，ADC)能使系统整体表现大大地提升，ADC负责将接收的模拟信号转换为数字信号，并提供给后端的数字信号处理单元来运作，因此其动态范围、解析度、精确度、线性度、取样速度、功耗等等，都成为影响系统整体表现的重要环节，也成为评估转换器本身表现的重要参数。

现有的ADC之架构种类繁多，例如导管线模拟数字转换器(pipeline analog todigital converter，pipeline ADC)及连续近似式模拟数字转换器(successiveapproximation register analog to digital converter，SAR ADC)等皆为现有技术领域中常用的架构。其中，在同样的规格需求下，SAR ADC相较于pipeline ADC可具有较低功耗以及较小晶片面积的优势，也因此，对于SAR ADC架构的技术开发，也逐渐为业界所重视。亦即，如何设计出一种实用且精准的SAR ADC实为本领域技术人员所关心的议题。

发明内容

有鉴于此，本发明提供一种连续近似式模拟数字转换器，其可依据简易的控制而符合第一电路规格与第二电路规格的要求，从而可操作于不同的电路环境中。

本发明的一实施例提供连续近似式模拟数字转换器，其包括比较器、电容阵列、开关阵列，以及规格选择电路。比较器具有第一输入端、第二输入端及输出端，用以比较第一输入端与第二输入端的输入，将比较结果输出于输出端。电容阵列耦接比较器并包括多个组成电容，而开关阵列耦接电容阵列。规格选择电路耦接比较器与电容阵列，且规格选择电路包括开关与电容并接收一通用电压。其中，连续近似式模拟数字转换器响应于规格选择电路的开关之导通而操作于第一规格状态，并响应于规格选择电路的开关之截止而操作于第二规格状态。

在本发明的一实施例中，上述的组成电容由多个第一单位电容器形成，第一单位电容器集成排列于基板上而形成第一电容区块。规格选择电路的电容由多个第二单位电容器形成，第二单位电容器集成排列于基板上而形成第二电容区块。冗余电容区块设置于第一电容区块与第二电容区块之间。冗余电容区块包括集成排列于基板上的多个冗余电容器，以使第一电容区块于基板上不直接相邻第二电容区块。

基于上述，在本发明的实施例中，连续近似式模拟数字转换器包括规格选择电路，而规格选择电路内的开关可响应于一控制电压的准位而导通或截止。响应于规格选择电路内的开关导通或截止，连续近似式模拟数字转换器可选择性地操作于第一规格状态或第二规格状态。藉此，连续近似式模拟数字转换器可针对不同的输入电压范围进行模拟数字转换操作。此外，于基板上额外配置的冗余电容器可避免规格选择电路内的电容与数字模拟转换器内的电容之间所产生的寄生电容影响连续近似式模拟数字转换器的准确度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是根据本发明的一实施例所绘示的连续近似式模拟数字转换器的示意图。

图2是根据本发明的一实施例所绘示的连续近似式模拟数字转换器的局部示意图。

图3是根据本发明的一实施例所绘示的第一电容阵列区块、冗余电容阵列区块以及第二电容阵列区块的布局示意图。

图4A是根据本发明的一实施例所绘示的组成冗余电容的冗余电容器的示意图。

图4B是根据本发明的一实施例所绘示的第一电容阵列区块、冗余电容阵列区块以及第二电容阵列区块的布局示意图。

附图标记说明

10：连续近似式模拟数字转换器

101：比较器

102_1、102_2：规格选择电路

103：SAR控制电路

104：正相电容阵列

105：负相电容阵列

106：正相开关阵列

107：负相开关阵列

CA：电容阵列

SA1：开关阵列

108：取样与保持电路

Vref、Vref1、Vrefp、Vrefn：参考电压

Vcm：通用电压

SW1、SW2：开关

IN1、IN2：输入端

OUT：输出端

Vcmp：比较结果

ADR：数字转换结果

VIN：模拟输入信号

Vip：正相输入信号

Vin：负相输入信号

CA1、CA2：电容

Ctr1：控制电压

C11～C1M、C21～C2M：组成电容

111～11M、121～12M：开关单元

Sp、Sn：数字逻辑信号

P1、P2：基板

B1、B3：第一电容区块

B2、B4：第二电容区块

Z1、Z2：冗余电容区块

41：底板

40：顶板

DC、DC’：冗余电容器

GND：地

CU1：第一单位电容器

CU2：第二单位电容器

具体实施方式

现将详细参考本示范性实施例，在附图中说明所述示范性实施例之实例。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件代表相同或类似部分。

以下述及之“第一”、“第二”等术语，其用以区别所指之元件，并非用以排序或限定所指元件的差异性，且也非用以限制本法明的范围。

图1是根据本发明的一实施例所绘示的连续近似式模拟数字转换器的示意图。请参照图1，本实施例的连续近似式模拟数字转换器(底下简称SAR ADC)10适于将一模拟输入信号VIN转换为一多位元解析度的数字转换结果ADR，例如为4位元、12位元或16位元等等。于此，SAR ADC 10为可抑制杂讯的一差动架构，因而模拟输入信号VIN可包括正相输入信号Vip与负相输入信号Vin。换言之，SAR ADC 10属于一种具有对称结构的模拟数字转换器。SAR ADC 10包括比较器101、规格选择电路102_1、102_2、SAR控制电路103、电容阵列CA、开关阵列SA1，以及取样与保持电路108。电容阵列CA耦接比较器101并包括多个组成电容，而开关阵列SA1耦接电容阵列CA。进一步而言，电容阵列CA与开关阵列SA1将组成SAR ADC 10内的数字模拟转换(DAC)电路。

于本实施例中，由于SAR ADC 10为差动架构，电容阵列CA可包括正相电容阵列104与负相电容阵列105，而开关阵列SA1可包括正相开关阵列106与负相开关阵列107。正相电容阵列104耦接于正相开关阵列106与比较器101的第一输入端IN1之间，负相电容阵列105耦接于负相开关阵列107与比较器101的第二输入端IN2之间。详细而言，正相电容阵列104与负相电容阵列105各自具有M个组成电容，其中M为正整数。并且，正相电容阵列104中的各个组成电容的一端共同耦接至比较器101的第一输入端IN1，正相电容阵列104中的各个组成电容的另一端耦接至正相开关阵列106。负相电容阵列105中的各个组成电容的一端共同耦接至比较器101的第二输入端IN2，负相电容阵列105中的各个组成电容的另一端耦接负相开关阵列107。

取样及保持电路108系用以取样并保持模拟输入信号VIN。举例而言，取样及保持电路108可包括两个开关，其分别连接至比较器101之第一输入端IN1与第二输入端IN2，且于SAR ADC 10的取样周期分别对正相输入信号Vip与负相输入信号Vin进行取样。比较器101具有第一输入端IN1、第二输入端IN2及输出端OUT。比较器101比较第一输入端IN1与第二输入端IN2的输入，而将比较结果Vcmp输出于输出端OUT。

SAR控制电路103耦接至比较器101的输出端OUT。于SAR ADC 10的电荷再分配期间，SAR控制电路103依据比较器101的输出端OUT所产生比较结果Vcmp以连续渐进(SAR)方式来产生数字逻辑信号Sp、Sn，以切换开关阵列SA1中的多个开关。SAR控制电路103更接收并依据比较器101的输出端OUT所产生的比较结果Vcmp来产生数字转换结果ADR。

值得注意的是，于本实施例中，规格选择电路102_1耦接比较器101的第一输入端IN1与电容阵列CA。规格选择电路102_2耦接比较器101的第二输入端IN2与电容阵列CA。规格选择电路102_1包括开关SW1与电容CA1，并接收通用电压Vcm。规格选择电路102_2包括开关SW2与电容CA2，并接收通用电压Vcm。开关SW1、SW2将响应于控制电压Ctr1的准位而导通或截止。于此，开关SW1、SW2系分别以NMOS元件而实施之，但本发明并不限制于此。此外，电容CA1与电容CA2的电容值与电容阵列CA中之组成电容的电容值也有一特定关系，而此特定关系将影响连续近似式模拟数字转换器10的输入信号规格以及参考电压Vref与通用电压Vcm之电压位准的设置。举例而言，在要求参考电压Vref与输入信号规格所规范之输入电压最大值相等的操作环境中，电容CA1与电容CA2的电容值可分别等于正相电容阵列104中组成电容的电容值总和与负相电容值阵列105中组成电容的电容值总和。如图1所示，规格选择电路102_1、102_2的开关SW1、SW2各自包括控制端、第一端与第二端。开关SW1、SW2的控制端分别耦接对应的控制电压Ctr1。开关SW1、SW2的第一端分别耦接通用电压Vcm，开关SW1、SW2的第二端分别耦接对应的电容CA1、CA2的一端，规格选择电路102_1、102_2的电容CA1、CA2的另一端分别耦接比较器101的第一输入端IN1与第二输入端IN2。

需说明的是，参考电压Vref一般为一个预先设定的电压值。当开关SW1、SW2截止时，规格选择电路102_1、102_2的存在并未对整体电路有影响。在此情况下，假设参考电压Vref设定为一预设参考值，此预设参考值大于等于SAR ADC 10所可能接收的模拟输入电压VIN的最大值。也就是说，当参考电压Vref设定为预设参考值且开关SW1、SW2截止时，SARADC 10适于接收第二电压范围内的第二输入电压(即模拟输入电压VIN)，以正确完成模拟数字转换操作。

另一方面，当开关SW1、SW2导通时，通用电压Vcm使电容CA1、CA2充电。因此，在此情况下，第一输入端IN1与第二输入端IN2的所需电荷量增加，在参考电压Vref依然等于预设参考值的情况下，SAR ADC 10有能力处理之输入电压范围将缩减。换言之，当参考电压Vref设定为预设参考值且开关SW1、SW2导通时，SAR ADC 10适于接收第一电压范围内的第一输入电压(即模拟输入电压VIN)。

基于上述可知，SAR ADC 10将响应于规格选择电路102_1、102_2的开关SW1、SW2之导通而适于操作于第一规格状态。并且，SAR ADC 10将响应于规格选择电路102_1、102_2的开关SW1、SW2之截止而适于操作于第二规格状态。表1为依据本发明一实施例所提供之范例。然而，表1仅为示范性说明，并非用以限定本发明。参照表1，在电路环境所提供之参考电压相同(0.6伏特)的限制条件下，SAR ADC 10将响应于规格选择电路102_1、102_2的开关SW1、SW2之导通或截止而可操作于第一规格状态S2或第二规格状态T2。也就是说，SAR ADC10将响应于规格选择电路102_1、102_2的开关SW1、SW2之导通而符合第一规格状态S2的要求。SAR ADC 10将响应于规格选择电路102_1、102_2的开关SW1、SW2之截止而符合第二规格状态T2的要求。

表1

电路规格	输入电压范围	开关SW1、SW2的状态	参考电压
				S2	0.3	截止	0.3
S2	0.3	导通	0.6
				T2	0.6	截止	0.6
T2	0.6	导通	1.2

图2是根据本发明的一实施例所绘示的连续近似式模拟数字转换器的局部示意图。请参照图2，正相电容阵列104具有多个组成电容C11～C1M(在本实施例中，正相电容阵列104具有M个组成电容，M为正整数)，组成电容C11～C1M的一端共同耦接至比较器101的第一输入端IN1，而组成电容C11～C1M的另一端则耦接至正相开关阵列106。正相开关阵列106同样具有M个开关单元111～11M，开关单元111～11M的一端分别耦接至其所对应的组成电容C11～C1M另一个未与比较器101之第一输入端IN1耦接的端点。举例来说，也就是组成电容C13串接在开关单元113与比较器101的第一输入端IN1间。另外，开关单元111～11M另接收参考电压Vrefp、Vrefn以及通用电压Vcm。开关单元111～11M受控于数字逻辑信号Sp以使其所对应的组成电容C11～C1M接收参考电压Vrefp、Vrefn以及通用电压Vcm的其中之一。举例而言，开关单元111～11M可各自包括三个开关，而使组成电容C11～C1M接收参考电压Vrefp、Vrefn以及通用电压Vcm的其中之一。

在比较器101的第二输入端IN2上，耦接有负相电容阵列105。负相电容阵列105具有多个组成电容C21～C2M(在本实施例中，负相电容阵列105具有M个电容)，组成电容C21～C2M的一端共同耦接至比较器101的第二输入端IN2，而组成电容C21～C2M的另一端则耦接至负相开关阵列107。负相开关阵列107同样具有M个开关单元121～12M，开关单元121～12M的一端分别耦接至其所对应的组成电容C21～C2M另一个未与比较器101的第二输入端IN2耦接的端点。举例来说，也就是电容C22串接在开关单元122与比较器101的第二输入端IN2间。另外，开关单元121～12M另接收参考电压Vrefp、Vrefn以及通用电压Vcm。开关单元121～12M受控于数字逻辑信号Sn以使其所对应的组成电容C21～C2M接收参考电压Vrefp、Vrefn以及通用电压Vcm的其中之一。

在此请注意，在正相电容阵列104中，这些M个组成电容的电容值是有一个比例关系存在的。具体而言，正相电容阵列104中的第i+1个组成电容的电容值为第i个组成电容的电容值的两倍，其中i为1～M的正整数。若以比例的关系来看，正相电容阵列104中M个组成电容的电容值比为1：2：4：8…：2^M-1。相似的，在负相电容阵列105中也有相同的状态。若以比例的关系来看，负相电容阵列105中M个组成电容的电容值比也为1：2：4：8…：2^M-1。

关于电荷再分配期间内数字逻辑信号Sp、Sn对于开关单元111～11M、121～12M的控制，可参照习知之差动架构的SAR ADC的操作方式，于此不再赘述。藉由依据比较器101的比较结果Vcmp来改变开关单元111～11M、121～12M的切换状态，SAR控制电路103可产生数字转换结果ADR。值得注意的是，本实施例的SAR ADC 10更包括有规格选择电路102_1、102_2。规格选择电路102_1、102_2的详细说明可参照图1的实施例。总的来说，藉由控制电压Ctr1的控制，在参考电压Vrefp、Vrefn是固定的限制下，可使SAR ADC 10操作于彼此相异的第一规格状态与第二规格状态而适于接收不同电压范围的输入电压。藉此，本发明的SARADC的使用范围将更为广泛。

于电容布局的考量过程中，电容阵列的布局对称性与布局方式将直接影响SARADC 10的精准度。于本发明的实施例中，由于规格选择电路102_1、102_2的设置，电容CA1、CA2也将一同形成于基板上。然而，倘若将形成电容CA1、CA2的单位电容器与形成电容阵列CA(例如，正相电容阵列104与负相电容阵列105)的单位电容器相邻排列，则构成电容CA1、CA2的单位电容器与构成电容阵列CA的单位电容器之间将产生寄生电容，进而影响SAR ADC10的精准度。尤其是，当开关SW1、SW2截止时，形成电容CA1、CA2的单位电容器的底板将呈现浮接(floating)的状态，因而，形成电容CA1、CA2的单位电容器将因为邻近电容器的两端存在电压差的情况下与邻近电容器产生寄生电容。举例而言，假设形成电容CA1的单位电容器与形成组成电容C11的单位电容器相邻排列，则形成组成电容C11的单位电容器与形成电容CA1的单位电容器之间将产生一寄生电容，而使电容CA1的两端产生电压差ΔV。相似的，电容CA2的两端也将因为寄生电容而产生电压差ΔV。基于差动结构SAR ADC的操作原理可知，电容CA1的两端所产生之电压差ΔV与电容CA2的两端所产生之电压差ΔV是无法抵销的。如此一来，比较器101之第一输入端IN1与第二输入端IN2之间的电压差将因为寄生电容效应而产生2ΔV的扩大，从而影响了比较器101的比较结果。亦即，上述寄生电容将影响SAR ADC10的准确度。基此，于本发明的实施例中，冗余电容区块将设置于构成电容CA1、CA2的单位电容器与构成电容阵列CA的单位电容器之间。

图3是根据本发明的一实施例所绘示的第一电容阵列区块、冗余电容阵列区块以及第二电容阵列区块的布局示意图。请参照图3，于本发明的实施例中，组成电容(例如图2的组成电容C11～C1M与组成电容C21～C2M)由多个第一单位电容器形成。形成组成电容C11～C1M的第一单位电容器可集成排列于基板P1上而形成第一电容区块B1。规格选择电路102_1、102_2的电容CA1、CA2由多个第二单位电容器形成。形成电容CA1的第二单位电容器可集成排列于基板P1上而形成第二电容区块B2。冗余电容区块Z1设置于第一电容区块B1与第二电容区块B2之间，冗余电容区块Z1包括集成排列于基板P1上的多个冗余电容器，以使第一电容区块B1于基板P1上不直接相邻第二电容区块B2。此外，形成组成电容C21～C2M的第一单位电容器以及形成电容CA2的第二单位电容器可依据与图3相似的方式而集成排列于基板P1上的另一处。相似的，形成组成电容C21～C2M的第一单位电容器以及形成电容CA2的第二单位电容器也会基于冗余电容器的阻隔而不直接相邻。然而，图3仅为一示范性实施例。于其他实施例中，形成组成电容C11～C1M与组成电容C21～C2M的第一电容区块与形成电容CA1、CA2的第二电容区块可以其他方式排列，但第一电容区块与第二电容区块之间存在让第一电容区块与第二电容区块不直接相邻的冗余电容区块。上述之第一单位电容器、第二单位电容器与冗余电容器可使用金属-氧化物-金属(Metal-Oxide-Metal，MOM)结构电容，但并不以此为限。藉由如此布局，冗余电容区块Z1的存在可使第一电容区块B1不会与第二电容区块B2产生无法忽略的寄生电容。

更详细而言，图4A是根据本发明的一实施例所绘示的组成冗余电容的冗余电容器的示意图。图4B是根据本发明的一实施例所绘示的第一电容阵列区块、冗余电容阵列区块以及第二电容阵列区块的布局示意图。请同时参照图4A与图4B，冗余电容器DC的顶板40耦接参考电压Vref1，而冗余电容器DC的底板41耦接至地GND。亦即，每一冗余电容器DC的底板41与顶板40之间存在固定的电压差。

电容阵列CA中的组成电容由多个第一单位电容器CU1形成，这些第一单位电容器CU1集成排列于基板P2上而形成第一电容区块B3。规格选择电路102_1、102_2的电容CA1、CA2由多个第二单位电容器形成CU2，这些第二单位电容器CU2集成排列于基板P2上而形成第二电容区块B4。冗余电容区块Z2设置于第一电容区块B3与第二电容区块B4之间，冗余电容区块Z2包括集成排列于基板P2上的多个冗余电容器DC，以使第一电容区块B3于基板P2上不直接相邻第二电容区块B4。此外，第一电容区块B3、第二电容区块B4与冗余电容区块Z2的外围还设置有多个其他冗余电容器DC’。因此，虽然形成电容CA1、CA2的第二单位电容器CU2的底板为浮接状态而使第二电容区块B4边缘的第二单位电容器CU2与冗余电容器DC之间产生寄生电容，但此寄生电容所产生的干扰影响是可以忽略。原因在于，第二单位电容器CU2与冗余电容器DC之间所产生寄生电容并不会使比较器101之第一输入端IN1与第二输入端IN2之间的压差产生非预期的扩大。

综上所述，在本发明的实施例中，藉由规格选择电路的设置，本发明实施例的SARADC可在接收到固定参考电压的情况下，基于规格选择电路内之开关的导通或截止而适于接收对应至第一电压范围的模拟输入电压或对应至第二电压范围的模拟输入电压。藉此，本发明实施例的SAR ADC的应用范围将更为广阔，也可进一步节省电路面积。此外，相较于未设置余电容区块，藉由所提出之增加冗余电容区块的布局还可有效地减少寄生电容所产生的干扰，从而令本发明实施例的SAR ADC器可具有更佳的信号杂讯与谐波失真比(signal-to-noise and distortion ratio，SNNR)特性。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。

Claims (6)

1.一种连续近似式模拟数字转换器，其特征在于，包括：

一比较器，具有第一输入端、第二输入端及输出端，用以比较第一输入端与第二输入端的输入，将比较结果输出于输出端；

一电容阵列，耦接该比较器并包括多个组成电容；

一开关阵列，耦接该电容阵列；以及

一规格选择电路，耦接该比较器与该电容阵列，包括一开关与一电容，接收一通用电压，

其中，该连续近似式模拟数字转换器响应于该规格选择电路的该开关之导通而操作于一第一规格状态，并响应于该规格选择电路的该开关之截止而操作于一第二规格状态。

2.如权利要求1所述的连续近似式模拟数字转换器，其特征在于，该些组成电容由多个第一单位电容器形成，该些第一单位电容器集成排列于一基板上而形成一第一电容区块，该规格选择电路的该电容由多个第二单位电容器形成，该些第二单位电容器集成排列于该基板上而形成一第二电容区块，

其中一冗余电容区块设置于该第一电容区块与该第二电容区块之间，该冗余电容区块包括集成排列于该基板上的多个冗余电容器，以使该第一电容区块于该基板上不直接相邻该第二电容区块。

3.如权利要求2所述的连续近似式模拟数字转换器，其特征在于，该些冗余电容器的顶板耦接一参考电压，而该些冗余电容器的底板耦接至地。

4.如权利要求1所述的连续近似式模拟数字转换器，其特征在于，该规格选择电路的该开关包括一控制端、第一端与第二端，该开关的该控制端耦接一控制电压，而该开关的该第一端耦接该通用电压，该开关的该第二端耦接该规格选择电路的该电容的一端，该规格选择电路的该电容的另一端耦接该比较器。

5.如权利要求1所述的连续近似式模拟数字转换器，其特征在于，该电容阵列包括一正相电容阵列与一负相电容阵列，该开关阵列包括一正相开关阵列与一负相开关阵列，该正相电容阵列耦接于该正相开关阵列与该比较器的该第一输入端之间，该负相电容阵列耦接于该负相开关阵列与该比较器的该第二输入端之间。

6.如权利要求1所述的连续近似式模拟数字转换器，其特征在于，当操作于该第一规格状态，该连续近似式模拟数字转换器适于接收第一电压范围内的第一输入电压，当操作于该第二规格状态，该连续近似式模拟数字转换器适于接收第二电压范围内的第二输入电压，其中该第一电压范围相异于该第二电压范围。