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CN111739867A - 半导体封装方法及半导体封装结构 - Google Patents

半导体封装方法及半导体封装结构 Download PDF

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CN111739867A
CN111739867A CN202010759781.8A CN202010759781A CN111739867A CN 111739867 A CN111739867 A CN 111739867A CN 202010759781 A CN202010759781 A CN 202010759781A CN 111739867 A CN111739867 A CN 111739867A
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CN
China
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lead frame
chip
packaged
chips
layer
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Application number
CN202010759781.8A
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霍炎
涂旭峰
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SIPLP Microelectronics Chongqing Ltd
Original Assignee
SIPLP Microelectronics Chongqing Ltd
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Abstract

本申请提供一种半导体封装方法及半导体封装结构。该半导体封装方法包括：将引线框与多个待封装芯片贴装于载板上，且多个待封装芯片位于引线框的镂空区域中；通过包封层覆盖在待封装芯片、引线框以及露出的载板上，且填充于引线框的镂空区域内，形成包封结构件；在包封结构件的第一表面形成与待封装芯片的正面以及引线框的第一面均电连接的第一再布线结构，在包封结构件的第二表面形成与待封装芯片的背面以及引线框的第二面均电连接的第二再布线结构。该半导体封装结构通过该半导体封装方法制得。本申请的半导体封装结构通过引线框和双面重布线互连工艺，实现了芯片的双面互连封装，提升了产品的薄型化，可增强产品的电学信赖性。

Description

半导体封装方法及半导体封装结构
技术领域
本申请涉及一种半导体技术领域，尤其涉及一种半导体封装方法及半导体封装结构。
背景技术
如图1所示，现有技术中常采用引线框30’与布线层40’配合实现两个芯片10’的双面互连封装，具体结构为：两个芯片10’的背面通过导电胶20’贴于引线框30’上表面实现背面电连接，布线层40’通过铜柱50’实现与芯片10’的正面的连接，其中，铜柱需要通过超声键和的方式植出，该工艺的成本极高，效率却极低。另外，将引线框30’布置在芯片10’的背面，导致封装产品的厚度较厚，在应用于穿戴装备或其他对产品厚度有较高要求的场景时，将受到限制。
发明内容
本申请的一个方面提供半导体封装方法，其包括：
S1：将引线框与多个待封装芯片贴装于载板上，所述待封装芯片的正面朝向所述载板，所述引线框设有镂空区域，所述镂空区域沿厚度方向贯穿所述引线框，多个所述待封装芯片位于所述镂空区域中；
S2：通过包封层覆盖在所述待封装芯片、所述引线框以及露出的所述载板上，且填充于所述引线框的镂空区域内，形成包封结构件，所述包封结构件包括第一表面和以及与所述第一表面相对设置的第二表面，所述待封装芯片的正面和所述引线框的第一面露出于所述第一表面；
S3：在所述包封结构件的第一表面形成第一再布线结构，所述第一再布线结构与所述待封装芯片的正面以及所述引线框的第一面均电连接，在所述包封结构件的第二表面形成第二再布线结构，所述第二再布线结构与所述待封装芯片的背面以及所述引线框相对所述第一面设置的第二面均电连接。
可选的，所述引线框包括连接部，所述连接部将所述镂空区域间隔为多个，分别位于不同的所述镂空区域中的所述待封装芯片通过所述连接部进行电连接。
可选的，所述引线框还包括框体，所述框体内设有沿所述厚度方向贯穿所述框体的所述镂空区域；所述连接部的两端分别与所述框体相对的两侧连接。
可选的，所述引线框还包括若干相互隔离的边缘部，所述边缘部的一端与所述框体连接，另一端向镂空区域延伸；每一所述镂空区域内均设有若干相互隔离的边缘部。
可选的，所述引线框的厚度大于所述待封装芯片的厚度，在步骤S3之前，还包括对所述包封结构件的第一表面进行减薄至露出所述引线框的第一面。
可选的，在步骤S3之前，包括：
在所述包封结构件的第二表面形成多个开口，所述开口位于所述待封装芯片的正上方，以露出所述待封装芯片的背面；
在步骤S3中，在所述包封结构件的第二表面形成的所述第二再布线结构包括在所述开口中形成的导电凸柱，所述导电凸柱与所述待封装芯片的背面电连接。
可选的，所述引线框沿厚度方向由所述包封结构件的第一表面至所述第二表面，包括第一部分和第二部分，所述第一部分的宽度大于所述第二部分的宽度。
本申请的第二个方面提供一种半导体封装结构，其包括：
包封结构件，包括相对的第一表面和第二表面，所述包封结构件包括引线框和多个芯片以及用于包封所述引线框以及所述多个所述芯片的包封层，所述引线框设有镂空区域，所述镂空区域沿厚度方向贯穿所述引线框，多个所述芯片位于所述镂空区域中，所述包封层填充于所述引线框的镂空区域内，所述包封结构件包括第一表面和以及与所述第一表面相对设置的第二表面，所述芯片的正面和所述引线框的第一面露出于所述第一表面；
第一再布线结构，所述第一再布线结构形成于所述包封结构件的第一表面，所述第一再布线结构与所述芯片的正面以及所述引线框的第一面均电连接；
第二再布线结构，所述第二再布线结构形成于所述包封结构件的第二表面，所述第二再布线结构与所述芯片的背面以及相对所述第一面设置的第二面均电连接。
可选的，所述引线框包括连接部，所述连接部将所述镂空区域间隔为多个，分别位于不同的所述镂空区域中的所述待封装芯片通过所述连接部进行电连接。
可选的，所述引线框还包括若干相互隔离的边缘部，所述边缘部沿所述包封结构件的内周缘设置，所述边缘部的一端露出于所述包封结构件的表面，另一端向镂空区域延伸；每一所述镂空区域内均设有若干相互隔离的边缘部。
可选的，所述包封结构件的第二表面开设有多个开口，所述开口对应于所述芯片设置，所述第二再布线结构包括导电凸柱，所述导电凸柱形成于所述开口中，且与所述芯片的背面电连接。
可选的，所述引线框沿厚度方向由所述包封结构件的第一表面至所述第二表面，包括第一部分和第二部分，所述第一部分的宽度大于所述第二部分的宽度。
本申请实施例提供的上述半导体封装方法及半导体封装结构，通过引线框和双面重布线互连工艺，实现了芯片的双面互连封装，提升了产品的薄型化，可增强产品的电学信赖性。
具体的，通过在引线框设有镂空区域，所述镂空区域沿厚度方向贯穿所述引线框，并将多个待封装芯片位于所述镂空区域中，即，将待封装芯片嵌入在引线框中，从而大大地减薄了产品的厚度，在产品的厚度上实现了轻薄化。
相对于现有技术中，需要设置铜柱实现将芯片的双面互联，本申请中的技术方案直接通过引线框实现芯片的双面互联，而不再需要铜柱，从而提升了互连面积，可实现多层布线工艺，增加了产品设计的自由度，并增强产品的电学信赖性；同时，节省了生产成本，提高了整体生产效率。需要说明的是，现有技术中，如果设置多个铜柱，其不仅在制作过程中的定位工艺复杂，且由于要设置多个各自独立的铜柱，定位误差会产生累加；而在本申请中，由于引线框是一体成型，因此引线框上的各部分是一次定位就固定在载板上，从而包封在包封结构件中，大大地节省了生产成本，提高了整体生产效率。
通过将多个待封装芯片设置于引线框的镂空区域中，并将待封装芯片和引线框一起进行包封，避免了使用导电胶进行芯片的固定，从而提高了导入效率。
本申请的半导体封装结构的引线框的结构，相对于现有技术中的引线框，由于不在需要位于芯片下方的引线框部分结构，从而能够适用于面积更大的芯片，并可以排放更多的芯片，具有优异的适用性。
附图说明
图1为现有技术中的半导体封装结构的剖面图。
图2是根据本申请的实施例1提出的半导体封装方法的流程图。
图3是根据本申请的实施例1提出的引线框架的正面结构示意图。
图4是根据本申请的实施例1提出的引线框的正面结构示意图。
图5(a)-图5(n)是根据本申请的实施例1提出的中半导体封装方法的工艺流程图。
图6是根据本申请的实施例1提出的半导体封装结构的结构示意图。
图7(a)是根据本申请的实施例1提出的半导体封装结构的正面连接的示意图。
图7(b)是根据本申请的实施例1提出的半导体封装结构的背面连接的示意图。
图8是根据本申请的实施例1提出的半导体封装结构的另一实施方式的结构示意图。
图9(a)-图9(g)是根据本申请的实施例2中半导体封装方法的工艺流程图。
图10是根据本申请的实施例2提出的半导体封装结构的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本申请所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
实施例1
本实施例提供一种半导体封装方法及半导体封装结构。
图2是本实施例提出的半导体封装方法的流程图。如图2所示，所述半导体封装方法包括下述步骤：
步骤100：将引线框与多个待封装芯片贴装于载板上，所述待封装芯片的正面朝向所述载板，所述引线框设有镂空区域，所述镂空区域沿厚度方向贯穿所述引线框，多个所述待封装芯片位于所述镂空区域中；
步骤200：通过包封层覆盖在所述待封装芯片、所述引线框以及露出的所述载板上，且填充于所述引线框的镂空区域内，形成包封结构件，所述包封结构件包括相对设置的第一表面和第二表面，所述待封装芯片的正面和所述引线框的第一面露出于所述第一表面；
步骤300：在所述包封结构件的第一表面形成第一再布线结构，所述第一再布线结构与所述待封装芯片的正面以及所述引线框的第一面均电连接，在所述包封结构件的第二表面形成第二再布线结构，所述第二再布线结构与所述待封装芯片的背面以及所述引线框相对所述第一面设置的第二面均电连接。
本实施例的半导体封装方法提升了产品的薄型化，可增强产品的电学信赖性。
具体的，通过在引线框设有镂空区域，所述镂空区域沿厚度方向贯穿所述引线框，并将多个待封装芯片位于所述镂空区域中，即，将待封装芯片嵌入在引线框中，从而大大地减薄了产品的厚度，在产品的厚度上实现了轻薄化。
相对于现有技术中，需要设置铜柱实现芯片的正的双面互联，本实施例中的技术方案直接通过引线框实现芯片的双面互联，而不再需要铜柱，从而提升了互连面积，可实现多层布线工艺，增加了产品设计的自由度，并增强产品的电学信赖性；同时，节省了生产成本，提高了整体生产效率。需要说明的是，现有技术中，如果设置多个铜柱，其不仅在制作过程中的定位工艺复杂，且由于要设置多个各自独立的铜柱，定位误差会产生累加；而在本申请中，由于引线框是一体成型，因此引线框上的各部分是一次定位就固定在载板上，从而包封在包封结构件中，大大地节省了生产成本，提高了整体生产效率。
通过将多个待封装芯片设置于引线框的镂空区域中，并将待封装芯片和引线框一起进行包封，避免了使用导电胶进行芯片的固定，从而提高了导入效率。
本实施例的半导体封装结构的引线框的结构，相对于现有技术中的引线框，由于不在需要位于芯片下方的引线框部分结构，从而能够适用于面积更大的芯片，并可以排放更多的芯片，具有优异的适用性。
本实施例中的引线框20的具体结构如图3和图4所示，每一个完成封装后且进行切割后的最终半导体封装结构对应一个引线框20，多个呈阵列排列的相互连接的引线框20组成引线框架2，引线框架2也可以仅由一个引线框20组成。
每一引线框20均包括框体22，框体22内设有沿厚度方向T贯穿框体22的镂空区域21。引线框20的镂空区域21的数量可以为一个或者多个。
引线框20还包括连接部24，连接部24的两端分别与框体22相对的两侧连接，且连接部24将镂空区域21间隔为多个，即，相邻的镂空区域21通过连接部24隔断，在同一引线框20内的相邻的镂空区域21之间通过连接部24隔断。
具体的，在本实施例中，如图4所示，每一引线框20通过连接部24将所述镂空区域间隔为两个，即，每一引线框20设有的镂空区域21的数量为两个，两个镂空区域21通过连接部24隔断。
连接部24包括依次连接的第一部分241、中间部分242和第二部分243，第一部分241与中间部分242形成有第一夹角α，第二部分243与中间部分242形成有第二夹角β，其中，第一部分241与第二部分243分别与框体22相对的两侧连接。这样，通过设置连接部24的具体结构，能够通过第一部分241和第二部分243实现更大的连接面积。较佳的，第一夹角α与第二夹角β均等于90度，第一部分241与第二部分243相互平行，这样，连接部24的结构更为稳定。较佳的，第一部分241远离连接部24的一端与第二部分243远离连接部24的一端，均位于连接部24的同一侧，这样，连接部24的结构更为紧凑。
引线框20还包括若干相互隔离的边缘部23，边缘部23的一端与框体22连接，另一端向镂空区域21延伸；每一镂空区域21内均设有若干相互隔离的边缘部23。具体的，边缘部23包括主体231和支撑部232，支撑部232连接于框体22和主体231之间。支撑部232的数量可以是一个，也可以是多个，当支撑部232的数量是多个时，多个支撑部232间隔设置。主体231的形状可以是方形、条形或者L字形。较佳的，L字形的主体231的边缘部23设置于镂空区域21中远离连接部24的一角部。
进一步，分别位于不同的所述镂空区域中的所述待封装芯片通过所述连接部进行电连接。以将其中一待封装芯片的正面与另一待封装芯片的背面进行电气连通；或者，将其中一待封装芯片的正面与另一待封装芯片的正面进行电气连通；或者，将其中一待封装芯片的背面与另一待封装芯片的背面进行电气连通。
每一引线框20沿厚度方向T包括相对设置的第一面20a和第二面20b，第一面20a上设有若干第一电连接点，第二面20b上设有若干第二电连接点。
具体地，如图5(a)-图5(n)所示，本实施例的半导体封装方法包括：
在步骤100中，如图5(a)所示，将待封装芯片11和引线框20通过粘接层贴装在载板3上，待封装芯片11的背面朝上，正面朝向载板3。待封装芯片11包括设有焊垫的正面11a、以及相对于正面11a设置的背面11b，背面11b设有金属层111，从而待封装芯片11的正面11a及背面11b均有电气引出。引线框20设有镂空区域21，镂空区域21沿厚度方向T贯穿引线框20，多个待封装芯片11位于镂空区域21中。
在本实施例中，引线框20的厚度大于待封装芯片11的厚度，以能够对待封装芯片11能够起到保护作用。
粘接层用以粘结待封装芯片11和引线框20，粘接层可采用易剥离的材料，以便在后续工序中，将载板3和待封装芯片11和引线框20剥离开来，例如可采用通过加热能够使其失去粘性的热分离材料。
在其他实施例中，粘接层可采用两层结构，热分离材料层和芯片附着层，热分离材料层粘贴在载板3上，在加热时会失去黏性，进而能够从载板3上剥离下来，而芯片附着层采用具有粘性的材料层，可以用于粘贴待封装芯片11。而待封装芯片11从载板3剥离开来后，可以通过化学清洗方式去除其上的芯片附着层。在一实施例中，可通过层压、印刷等方式，在载板3上形成粘接层。
待封装芯片11的数量为多个。待封装芯片11的数量根据设计要求可以调整，在此不做限定。
如前所述，由于引线框20是一体成型，即引线框的框体、连接部24、和边缘部23为一体成型，因此引线框的框体、连接部24、和边缘部23的各部分是一次定位就固定在载板上，从而大大地节省了生产成本，提高了整体生产效率。
在步骤200中，如图5(b)所示，通过包封层14覆盖在整个载板3上，即，在待封装芯片11、引线框20以及露出的载板3上，且填充于引线框20的镂空区域21内，对待封装芯片11和引线框20进行塑封形成包封结构件10。包封结构件10为一平板结构，在将载板3剥离后，能够继续在该平板结构上进行再布线和封装。
包封结构件10包括相对设置的第一表面10a和第二表面10b，包封结构件10的第二表面10b与载板3相对设置，基本上呈平板状，且与载板3的表面平行。包封结构件10的第一表面10a露出有待封装芯片11的正面的保护层30、以及引线框20的第一表面20a。
在一实施例中，包封层14可采用层压环氧树脂膜或Molding film(塑封膜)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfer molding)的方式形成。
可选的，在进入步骤300前，所述封装方法还包括在包封结构件10的第二表面10b贴装第一支撑板41。
第一支撑板41至少贴装在包封结构件10的第二表面10b的至少部分区域。如图5(c)所示，在一实施例中，在包封结构件10的第二表面10b之上贴装第一支撑板41，且第一支撑板41覆盖在包封结构件10的第二表面10b的全部区域。
第一支撑板41的材料强度大于所述包封层的材料强度，使得该支撑板能够有效提高并保证封装过程中封装结构的机械强度，有效抑制各结构变形带来的不利影响，从而提高产品封装的效果。在另一些实施例中，支撑板也可通过喷涂(Spraying)、印刷(Printing)、涂覆(Coating)等方式形成于包封结构件10的第二表面10b上。
接续，在进入步骤300前，如图5(d)所示，所述封装方法还包括剥离所述载板3，露出包封结构件10的第一表面10a。包封结构件10的第一表面10a露出有待封装芯片11的正面、以及引线框20的第一面20a。
由于载板3与待封装芯片以及引线框20之间具有粘接层为热分离膜，可以通过加热的方式，使得粘接层在遇热后降低黏性，进而剥离载板3。通过加热粘接层剥离载板3的方式，能够将在剥离过程中对待封装芯片11的损害降至最低。在其他实施例中，也可直接机械的剥离载板3。
载板3剥离后，暴露出了朝向载板3的包封结构件10的第一表面10a、待封装芯片11的正面、以及引线框20的第一面20a。剥离载板3后，得到了包括待封装芯片11、引线框20以及包封待封装芯片11和引线框20的包封层14的第一包封结构件10。在形成的包封结构件10上，可以根据实际情况进行再布线等，使待封装芯片11与外界形成电连接。
需要说明的是，贴装第一支撑板41的步骤也可以放在剥离载板3之后。
接续，在进入步骤300之前，如图5(e)所示，在包封结构件10的第一表面10a形成保护层30。之后，如图5(f)所示，保护层30上与待封装芯片11的正面的焊垫相对应的位置、以及与引线框20的第一面20a的所述第一电连接点的相对应的位置处形成保护层开口31。
在本实施例中，由于引线框20与待封装芯片11布置在同一水平面上，在对保护层30进行打孔形成保护层开口31时，保护层30为透明膜层，除了利用保护层30的透明度进行定位，还可通过引线框20辅助定位，提高镭射钻孔的位置精确度。
在步骤300中，如图5(g)所示，在包封结构件10的第一表面10a上形成第一再布线结构50，第一再布线结构50与待封装芯片11的正面的焊垫电连接、且与引线框20的第一面20a的所述第一电连接点电连接。第一再布线结构50包括至少一层第一再布线层51。在本实施例中，第一再布线结构50包括一层第一再布线层51，但不限于此，也可以根据设计需要，包括多层第一再布线层51，即在待封装芯片的正面进行重复再布线，比如可以同样地方式形成更多的再布线结构，可以根据设计要求进行调整。
其中，由于在保护层30上已经形成有保护层开口31，在形成第一再布线层51时，至少可以直接看到保护层开口31，因此形成第一再布线结构50时能够更加准确的对位。
在形成第一再布线结构50时，可以同时在保护层30的保护层开口31内填充导电介质以形成导电柱52，即，在同一导电层形成工艺中形成第一再布线层51和导电柱52。导电柱52在保护层开口31中形成竖直的连接结构，通过导电柱52、以及第一再布线层51将待封装芯片11的正面11a的焊垫电气引出。
接续，如图5(h)所示，形成介电层60，介电层60形成于第一再布线结构50、以及露出的包封结构件10的第一表面10a上。介电层60可采用Molding film(塑封膜)的方式形成，或者介电层60可通过层压(Lamination)或印刷(Printing)的方式形成。介电层60可采用采用绝缘材料，如聚酰亚胺、环氧树脂、以及PBO(Polybenzoxazole)等中的一种或多种，优选采用环氧化合物。
如图5(i)所示，在形成介电层60后，所述封装方法还包括剥离第一支撑板41。可直接机械的剥离第一支撑板41，也可通过其他方法进行剥离，本申请对此不做限定，可根据具体应用环境进行设置。
可选的，在剥离第一支撑板41之后，所述封装方法还包括在介电层60远离包封结构件10的第一表面10a的一面贴装第二支撑板42。
第二支撑板42至少贴装在介电层60远离包封结构件10的一面的至少部分区域。如图5(j)所示，在一实施例中，在介电层60之上贴装第二支撑板42，且第二支撑板42贴装在介电层60远离包封结构件10的一面的全部区域。
第二支撑板42的材料强度大于介电层60的材料强度，使得该支撑板能够有效提高并保证封装过程中封装结构的机械强度，有效抑制各结构变形带来的不利影响，从而提高产品封装的效果。在另一些实施例中，支撑板也可通过喷涂(Spraying)、印刷(Printing)、涂覆(Coating)等方式形成于介电层60上。
需要说明的是，贴装第二支撑板42的步骤也可以放在剥离第一支撑板41之前。
可选的，如图5(k)所示，在包封结构件10的第二表面10b形成第二再布线结构70之前，所述封装方法还还包括对包封结构件10的第二表面10b进行研磨，以减薄包封结构件10的厚度。较佳的，减薄至露出引线框20的第二面20b。
减薄后的包封结构件10中，由于引线框20的厚度大于待封装芯片11的厚度，待封装芯片11的背面会保留有一定厚度的包封层14，以对待封装芯片11起到保护作用。
需要说明的是，在进行封装时，由于芯片生产段的工艺等的考虑，接收到的待封装芯片有可能为超薄芯片，为了保证芯片不被损坏，往往不能再通过研磨等工序对芯片进一步减薄，同时，当芯片11为超薄芯片时，引线框20也无法研磨到跟芯片11一致的厚度，因为引线框20若磨得过薄，会有断裂的风险，因此，需要保留一定厚度的包封层14在芯片的背面并通过钻孔方式实现芯片11的背面与第二再布线结构70的连通。通过上述设置，本申请即可适用于超薄型多芯片的整体封装。其中超薄型多芯片指厚度低于200微米的芯片。
接续，如图5(l)所示，在包封结构件10的第二表面10b形成多个开口15，开口15对应于待封装芯片11设置，以露出待封装芯片11的背面。即，在位于待封装芯片11背面的包封层14上开孔，以形成开口15。
接续，如图5(m)所示，在包封结构件10的第二表面10b形成第二再布线结构70。第二再布线结构70与待封装芯片11的背面的金属层111以及引线框20引线框20的第二面20b的所述第二电连接点均电连接。
需要说明的是，再布线结构(第二再布线结构70)的厚度远小于现有技术中(如图1中)的引线框30’的厚度。一般再布线结构的厚度为15um-45um，引线框30’的厚度一般为150um-450um，因此，通过再布线结构不仅实现了布线的功能，还提升了产品的薄型化。
在本实施例中，由于引线框20与第一再布线结构50以及第二再布线结构70均电连接，实现待封装芯片11的正面的以及背面的双面互连，即，通过引线框20连通了位于包封结构件10的第一表面10a上的第一再布线结构50和位于包封结构件10的第二表面10b上的第二再布线结构70。
这样，通过第一再布线结构50、引线框20、第二再布线结构70来实现待封装芯片11的正面11a和背面11b的电气引出、以及半导体封装结构1封装内部各电子元件(不同的多个待封装芯片11)的电气连接，相对于现有技术中通过引线完成电气连接，本实施例的半导体封装结构需要的空间更小，特别是厚度方向的空间；并且，由于不用在将电气连接最后集中于引线框架的引脚引出，再布线结构的布局更自由灵活。
具体地，待封装芯片11的正面11a的电气引出，是依次通过待封装芯片11的正面11a的焊垫、第一再布线结构50、引线框20、第二再布线结构70的电连接实现的；待封装芯片11的背面11b的电气引出，是通过直接与第二再布线结构70电连接实现的；不同的待封装芯片11的互联，即，同面的互联或者不同面的互联，如其中一个待封装芯片11的正面和另一个待封装芯片11的背面的互联，可以通过第一再布线结构50、引线框20、第二再布线结构70的电连接实现的。
第二再布线结构可以包括至少一层第二再布线层和引脚层，引脚层位于所述第二再布线层远离包封结构件的一侧。或者，第二再布线结构根据设计需要，仅包括一层引脚层。第二再布线层的层数可以是一层，也可以根据设计需要进行调整，或者是多层，即在待封装芯片的背面进行重复再布线，比如可以同样地方式形成更多的再布线结构，可以根据设计要求进行调整。
半导体封装结构1通过引脚层实现和外部的电气连接，并通过引脚层进行下一步安装。
引脚层的材料为锡，但不限于锡，也可以是镍金合金，或者其他金属。
在本实施例中，请复参阅图5(m)，第二再布线结构70包括一层引脚层71。
在形成第二再布线结构70时，可以同时在包封层14的开口15内填充导电介质以形成导电凸柱72，即，在同一导电层形成工艺中形成引脚层71和导电凸柱72。导电凸柱72在开口15中形成竖直的连接结构，通过导电凸柱72、以及引脚层71将待封装芯片11的背面11b的焊垫电气引出。
接续，剥离第二支撑板42，如图5(n)所示。可直接机械的剥离第二支撑板42，也可通过其他方法进行剥离，本申请对此不做限定，可根据具体应用环境进行设置。
可选的，在剥离第二支撑板42之前或之后，还包括通过激光或机械切割的方式将引线框20的框体切除的步骤，该步骤的图示省略。
另外需要说明的是，如果是多个半导体封装结构一起封装，在完成封装后，通过激光或机械切割方式将整个封装结构切割成多个半导体封装结构。形成的半导体封装结构1的结构图如图6所示。
如图6所示，是根据本实施例提供的利用上述半导体封装方法得到的半导体封装结构1的结构示意图。半导体封装结构1包括：包封结构件10、第一再布线结构50和第二再布线结构70。
包封结构件10包括相对的第一表面10a和第二表面10b，包封结构件10包括引线框20和多个芯片11以及用于包封引线框20以及多个芯片11的包封层14，引线框20设有镂空区域，所述镂空区域沿厚度方向T贯穿引线框20，多个芯片11位于所述镂空区域中，包封层14填充于引线框20的镂空区域内。
芯片11的数量为多个。芯片11的数量根据设计要求可以调整，在此不做限定。在本实施例中，芯片11的数量为两个。引线框20的镂空区域21的数量可以为一个或者多个。在本实施例中，每一引线框20设有的镂空区域21的数量为两个，但不限于此，镂空区域21的数量可以根据设计需要为其他数量。
根据设计要求，可以是将多个芯片11放置于不同的镂空区域21，也可以是将多个芯片11放置于相同的镂空区域21。
引线框20还包括连接部24，连接部24将所述镂空区域间隔为多个，分别位于不同的所述镂空区域中的芯片11通过连接部24进行电连接。
具体的，在本实施例中，每一引线框20通过连接部24将所述镂空区域间隔为两个，即，每一引线框20设有的镂空区域21的数量为两个，两个镂空区域21通过连接部24隔断。两个芯片11分别位于两个不同的所述镂空区域中。
芯片11包括设有焊垫的正面、以及相对于正面设置的背面，背面设有金属层111，从而芯片11的正面及背面均有电气引出。引线框20的第一面20a露出于第一表面10a。
第一再布线结构50对应于芯片11的正面形成于包封结构件10的第一表面10a，第一再布线结构50与芯片11的正面的焊垫电连接、且与引线框20的第一面20a的所述第一电连接点电连接。
第一再布线结构50包括至少一层第一再布线层51。在本实施例中，第一再布线结构50包括一层第一再布线层51，但不限于此，也可以根据设计需要，包括多层第一再布线层51，即在芯片的正面进行重复再布线，比如可以同样地方式形成更多的再布线结构，可以根据设计要求进行调整。
包封结构件10的正面设有保护层30，保护层30位于第一再布线结构50和包封结构件10之间。保护层30上开设有保护层开口31，保护层开口31内设有通过填充导电介质而形成的导电柱52。可以在同一导电层形成工艺中形成第一再布线层51和导电柱52。
第二再布线结构70对应于芯片11的背面形成于包封结构件10的第二表面10b。第二再布线结构70与芯片11的背面的金属层111以及引线框20的第二面20b的所述第二电连接点均电连接。第二再布线结构70包括至少一层第二再布线层71。
在本实施例中，由于引线框20与第一再布线结构50以及第二再布线结构70均电连接，实现芯片11的正面的以及背面的双面互连，即，通过引线框20连通了位于包封结构件10的第一表面10a上的第一再布线结构50和位于包封结构件10的第二表面10b上的第二再布线结构70。
这样，通过第一再布线结构50、引线框20、第二再布线结构70来实现芯片11的正面和背面的电气引出、以及半导体封装结构1封装内部各电子元件(不同的多个芯片11)的电气连接，相对于现有技术中通过引线完成电气连接，本实施例的半导体封装结构需要的空间更小，特别是厚度方向的空间；并且，由于不用在将电气连接最后集中于引线框架的引脚引出，再布线结构的布局更自由灵活。
具体地，芯片11的正面的电气引出，是依次通过芯片11的正面的焊垫、第一再布线结构50、引线框20、第二再布线结构70的电连接实现的；芯片11的背面的电气引出，是通过直接与第二再布线结构70电连接实现的；不同的芯片11的互联，即，同面的互联或者不同面的互联，如其中一个芯片11的正面和另一个芯片11的背面的互联，可以通过第一再布线结构50、引线框20、第二再布线结构70的电连接实现的。
第二再布线结构可以包括至少一层第二再布线层和引脚层，引脚层位于所述第二再布线层远离包封结构件的一侧。或者，第二再布线结构根据设计需要，仅包括一层引脚层。第二再布线层的层数可以是一层，也可以根据设计需要进行调整，或者是多层，即在芯片的正面进行重复再布线，比如可以同样地方式形成更多的再布线结构，可以根据设计要求进行调整。当所述第二再布线结构包括至少一层第二再布线层和引脚层时，所述引脚层的正投影位于所述第二再布线层的正投影之内。即，相邻的引脚层之间的间距大于对应于该相邻的引脚层的相邻第二再布线层之间的间距，以使最终形成的半导体封装产品在使用锡或其他材料进行焊接时，不易短路，提升了产品的电学性能。
半导体封装结构1通过引脚层实现和外部的电气连接，并通过引脚层进行下一步安装。
引脚层的材料为锡，但不限于锡，也可以是镍金合金，或者其他金属。
在本实施例中，第二再布线结构70包括一层引脚层71。
引线框20的厚度大于芯片11的厚度，引线框20的第二面20b露出于包封结构件10的第二表面10b，即包封结构件10的厚度等于引线框20的厚度，从而实现半导体封装结构1的最薄化。
由于引线框20的厚度大于芯片11的厚度，芯片11的背面会保留有一定厚度的包封层14，以对芯片11起到保护作用。
如上所述，在进行封装时，由于芯片生产段的工艺等的考虑，接收到的待封装芯片有可能为超薄芯片，为了保证芯片不被损坏，往往不能再通过研磨等工序对芯片进一步减薄，同时，当芯片11为超薄芯片时，引线框20也无法研磨到跟芯片11一致的厚度，因为引线框20若磨得过薄，会有断裂的风险，因此，需要保留一定厚度的包封层14在芯片的背面并通过钻孔方式实现芯片11的背面与第二再布线结构70的连通。通过上述设置，本申请即可适用于超薄型多芯片的整体封装。其中超薄型多芯片指厚度低于200微米的芯片。
包封结构件10的第二表面10b开设有开口15，开口15对应于芯片11设置，以露出芯片11的背面。即，通过在位于芯片11的背面的包封层14上开孔，以形成开口15。第二再布线结构70还包括导电凸柱72，通过在开口15内填充导电介质形成导电凸柱72，导电凸柱72与芯片11的背面电连接。可以在同一导电层形成工艺中形成引脚层71和导电凸柱72。
包封结构件10还包括介电层60，介电层60形成于第一再布线结构50、以及露出的包封结构件10的第一表面10a上。介电层60可采用Molding film(塑封膜)的方式形成，或者介电层60可通过层压(Lamination)或印刷(Printing)的方式形成。介电层60可采用采用绝缘材料，如聚酰亚胺、环氧树脂、以及PBO(Polybenzoxazole)等中的一种或多种，优选采用环氧化合物。当芯片的正面进行重复再布线时，也可以同样地方式形成更多的介电层，可以根据设计要求进行调整。
如图7(a)和图7(b)所示，引线框20的连接部24包括依次连接的第一部分241、中间部分242和第二部分243，第一部分241与中间部分242形成有第一夹角α，第二部分243与中间部分242形成有第二夹角β。这样，通过设置连接部24的具体结构，能够通过第一部分241和第二部分243实现更大的连接面积。较佳的，第一夹角α与第二夹角β均等于90度，第一部分241与第二部分243相互平行，这样，连接部24的结构更为稳定。较佳的，第一部分241远离连接部24的一端与第二部分243远离连接部24的一端，均位于连接部24的同一侧，这样，连接部24的结构更为紧凑。
引线框20还包括若干相互隔离的边缘部23，边缘部23的一端露出于包封结构件10的表面，另一端向镂空区域21延伸；每一镂空区域21内均设有若干相互隔离的边缘部23。具体的，边缘部23包括主体231和支撑部232，支撑部远离主体231的一端露出于包封结构件10的表面，另一端与主体231连接。支撑部232的数量可以是一个，也可以是多个，当支撑部232的数量是多个时，多个支撑部232间隔设置。主体231的形状可以是方形、条形或者L字形。较佳的，L字形的主体231的边缘部23设置于镂空区域21中远离连接部24的一角部。
如前所述，由于引线框20是一体成型、并一体定位包封在包封结构件10中，从而大大地节省了生产成本，提高了整体生产效率。
进一步的，为了示意芯片11的正面与引线框20的连接关系、以及芯片11的背面与引线框20的连接关系，给出了图7(a)和图7(b)中的半导体封装结构的正面连接的示意图和背面连接的示意图。在图中，仅是对于再布线结构做了一个示意性连接，以说明连接关系。可以看出，引线框20与第一再布线结构50以及第二再布线结构70均电连接，实现芯片11的正面以及背面的互联，而且还可以实现不同的芯片11的双面互联(其中一个芯片11的正面和另一个芯片11的背面)通过第一再布线结构50、引线框20的连接部24、第二再布线结构70的电连接实现的。
具体地，位于图7(a)和图7(b)中引线框20沿垂直方向包括上下两个镂空区域21，每个镂空区域21分别放置了一个芯片11。其中，在图7(a)中，位于上面的镂空区域21的芯片11的正面通过第一再布线结构50分别与连接部24、以及位于上面的镂空区域21的其中一个边缘部23实现电连接；位于下面的镂空区域21的芯片11的正面通过第一再布线结构50分别与位于下面的镂空区域21的两个边缘部23实现电连接。在图7(b)中，位于上面的镂空区域21的芯片11的背面通过第二再布线结构70与位于上面的镂空区域21的另外两个边缘部23电连接；位于下面的镂空区域21的芯片11的背面通过第二再布线结构70与连接部24电连接。即，位于上面的镂空区域21的芯片11的正面依次通过第一再布线结构50、引线框20的连接部24、第二再布线结构70与位于下面的镂空区域21的芯片11的背面实现电连接。
在另一实施方式中，如图8所示，引线框20沿厚度方向T由包封结构件10的第一表面至所述第二表面方向，包括第一部分27和第二部分28，第一部分27的宽度w21大于第二部分28的宽度w22，即形成剖面为阶梯形状的结构的引线框20。这样，第一部分27的相对较宽的接触面可以利于在引线框20上方形成第一再布线结构50时，能为第一再布线结构50提供较为大面积的支持；而且，阶梯形状的结构可以提升引线框20与包封层之间的结合力提升半导体封装结构的引脚层80在PCB板上的强度，从而提升产品的板级可靠性能。
本实施例的半导体封装结构通过设置整体结构提升了产品的薄型化，可增强产品的电学信赖性。
具体的，通过在引线框设有镂空区域，所述镂空区域沿厚度方向贯穿所述引线框，并将多个芯片位于所述镂空区域中，即，将芯片嵌入在引线框中，从而大大地减薄了产品的厚度，在产品的厚度上实现了轻薄化。
相对于现有技术中，需要设置铜柱实现芯片的正的双面互联，本实施例中的技术方案直接通过引线框实现芯片的双面互联，而不再需要铜柱，从而提升了互连面积，可实现多层布线工艺，增加了产品设计的自由度，并增强产品的电学信赖性；同时，节省了生产成本，提高了整体生产效率。需要说明的是，现有技术中，如果设置多个铜柱，其不仅在制作过程中的定位工艺复杂，且由于要设置多个各自独立的铜柱，定位误差会产生累加；而在本申请中，由于引线框是一体成型，因此引线框上的各部分是一次定位就固定在载板上，从而包封在包封结构件中，大大地节省了生产成本，提高了整体生产效率。
通过将多个芯片设置于引线框的镂空区域中，并将芯片和引线框一起进行包封，避免了使用导电胶进行芯片的固定，从而提高了导入效率。
本实施例的半导体封装结构的引线框的结构，相对于现有技术中的引线框，由于不在需要位于芯片下方的引线框部分结构，从而能够适用于面积更大的芯片，并可以排放更多的芯片，具有优异的适用性。
实施例2
本实施例的半导体封装方法的内容基本和实施例1中的半导体封装方法基本相同，其不同的之处在于，在本实施例的半导体封装方法中，形成保护层12的步骤放在了将待封装芯片11和引线框20贴装在载板3之前，而第一再布线结构50直接形成包封结构件10的第一表面10a。
具体地，在步骤100前，如图9(a)所示，在待封装芯片11的正面形成保护层12。待封装芯片11包括设有焊垫的正面11a、以及相对于正面11a设置的背面11b，背面11b设有金属层111，从而待封装芯片11的正面11a及背面11b均有电气引出。
如图9(b)所示，在保护层12上与待封装芯片11的正面11a的焊垫相对应的位置处形成保护层开口121，每个保护层开口121至少对应位于待封装芯片11的焊垫或者从焊垫引出的线路上，使得待封装芯片11正面的焊垫或者从焊垫引出的线路从保护层开口121暴露出来。
在步骤100中，如图9(c)所示，将正面形成保护层12的待封装芯片11和引线框20通过粘接层贴装在载板3上，待封装芯片11的背面朝上，正面朝向载板3。引线框20设有镂空区域21，镂空区域21沿厚度方向T贯穿引线框20，多个待封装芯片11位于镂空区域21中。
在步骤200中，如图9(d)所示，通过包封层14覆盖在整个载板3上，即，在待封装芯片11、引线框20以及露出的载板3上，且填充于载板3的镂空区域21内，对待封装芯片11和引线框20进行塑封形成包封结构件10。包封结构件10为一平板结构，在将载板3剥离后，能够继续在该平板结构上进行再布线和封装。
在剥离了载板3之后，如图9(e)所示，暴露出保护层12的表面，此时粘接层中芯片附着层还存在于保护层12的表面，而通过化学方式去除时，保护层12还能够保护待封装芯片11的表面不受破坏。在完全去除粘接层后，如果之前渗入了包封材料时，还可以采用化学清洗或研磨的方式使得表面平整，有利于后面布线；而如果没有保护层12，则无法通过化学方式或者研磨的方式处理待封装芯片11的表面，以免破坏待封装芯片11的正面的电路。
在步骤300中，如图9(f)所示，在包封结构件10的第一表面10a上形成第一再布线结构50，第一再布线结构50与待封装芯片11的正面的焊垫电连接、且与引线框20的第一面20a的所述第一电连接点电连接。第一再布线结构50包括至少一层第一再布线层51。在本实施例中，第一再布线结构50包括一层第一再布线层51，但不限于此，也可以根据设计需要，包括多层第一再布线层51，即在待封装芯片的正面进行重复再布线，比如可以同样地方式形成更多的再布线结构，可以根据设计要求进行调整。
其中，由于在保护层12上已经形成有保护层开口121，在形成第一再布线层51时，至少可以直接看到保护层开口121，因此形成第一再布线结构50时能够更加准确的对位。
在形成第一再布线结构50时，可以同时在待封装芯片11的保护层开口121内填充导电介质以形成导电柱52，即，在同一导电层形成工艺中形成第一再布线层51和导电柱52。导电柱52在保护层开口121中形成竖直的连接结构，通过导电柱52、以及第一再布线层51将待封装芯片11的正面11a的焊垫电气引出。
接续，如图9(g)所示，形成介电层60，介电层60形成于第一再布线结构50、以及露出的包封结构件10的第一表面10a上。介电层60可采用Molding film(塑封膜)的方式形成，或者介电层60可通过层压(Lamination)或印刷(Printing)的方式形成。介电层60可采用采用绝缘材料，如聚酰亚胺、环氧树脂、以及PBO(Polybenzoxazole)等中的一种或多种，优选采用环氧化合物。
如图10所示，本实施例还提供由上述半导体封装方法制得的半导体结构1。本实施例的半导体结构1的整体结构基本和实施例1中的结构相同，其不同的之处在于，保护层12设于芯片11的正面，保护层12的正投影与芯片11的正投影相同，且保护层12远离所述芯片11的一侧与所述包封结构件10的第一表面10a平齐。即，在封装过程中，在将芯片11贴装在载板之前就在芯片11的正面形成保护层，从而在剥离载板之后，在通过化学方式去除残留粘接层时，保护层12还能够保护芯片11的表面不受破坏。在完全去除粘接层后，如果之前渗入了包封材料时，还可以采用化学清洗或研磨的方式使得表面平整，有利于后面布线；而如果没有保护层12，则无法通过化学方式或者研磨的方式处理芯片11的表面，以免破坏芯片11的正面的电路。
在本申请中，所述结构实施例与方法实施例在不冲突的情况下，可以互为补充。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (12)

1.一种半导体封装方法，其特征在于，其包括：
S1：将引线框与多个待封装芯片贴装于载板上，所述待封装芯片的正面朝向所述载板，所述引线框设有镂空区域，所述镂空区域沿厚度方向贯穿所述引线框，多个所述待封装芯片位于所述镂空区域中；
S2：通过包封层覆盖在所述待封装芯片、所述引线框以及露出的所述载板上，且填充于所述引线框的镂空区域内，形成包封结构件，所述包封结构件包括第一表面和以及与所述第一表面相对设置的第二表面，所述待封装芯片的正面和所述引线框的第一面露出于所述第一表面；
S3：在所述包封结构件的第一表面形成第一再布线结构，所述第一再布线结构与所述待封装芯片的正面以及所述引线框的第一面均电连接，在所述包封结构件的第二表面形成第二再布线结构，所述第二再布线结构与所述待封装芯片的背面以及所述引线框相对所述第一面设置的第二面均电连接。
2.如权利要求1所述的半导体封装方法，其特征在于，所述引线框包括连接部，所述连接部将所述镂空区域间隔为多个，分别位于不同的所述镂空区域中的所述待封装芯片通过所述连接部进行电连接。
3.如权利要求2所述的半导体封装方法，其特征在于，所述引线框还包括框体，所述框体内设有沿所述厚度方向贯穿所述框体的所述镂空区域；所述连接部的两端分别与所述框体相对的两侧连接。
4.如权利要求3所述的半导体封装方法，其特征在于，所述引线框还包括若干相互隔离的边缘部，所述边缘部的一端与所述框体连接，另一端向镂空区域延伸；每一所述镂空区域内均设有若干相互隔离的边缘部。
5.如权利要求1所述的半导体封装方法，其特征在于，所述引线框的厚度大于所述待封装芯片的厚度，在步骤S3之前，还包括对所述包封结构件的第一表面进行减薄至露出所述引线框的第一面。
6.如权利要求1所述的半导体封装方法，其特征在于，在步骤S3之前，包括：
在所述包封结构件的第二表面形成多个开口，所述开口位于所述待封装芯片的正上方，以露出所述待封装芯片的背面；
在步骤S3中，在所述包封结构件的第二表面形成的所述第二再布线结构包括在所述开口中形成的导电凸柱，所述导电凸柱与所述待封装芯片的背面电连接。
7.如权利要求1所述的半导体封装方法，其特征在于，所述引线框沿厚度方向由所述包封结构件的第一表面至所述第二表面，包括第一部分和第二部分，所述第一部分的宽度大于所述第二部分的宽度。
8.一种半导体封装结构，其特征在于，其包括：
包封结构件，包括相对的第一表面和第二表面，所述包封结构件包括引线框和多个芯片以及用于包封所述引线框以及所述多个所述芯片的包封层，所述引线框设有镂空区域，所述镂空区域沿厚度方向贯穿所述引线框，多个所述芯片位于所述镂空区域中，所述包封层填充于所述引线框的镂空区域内，所述包封结构件包括第一表面和以及与所述第一表面相对设置的第二表面，所述芯片的正面和所述引线框的第一面露出于所述第一表面；
第一再布线结构，所述第一再布线结构形成于所述包封结构件的第一表面，所述第一再布线结构与所述芯片的正面以及所述引线框的第一面均电连接；
第二再布线结构，所述第二再布线结构形成于所述包封结构件的第二表面，所述第二再布线结构与所述芯片的背面以及相对所述第一面设置的第二面均电连接。
9.如权利要求8所述的半导体封装结构，其特征在于，所述引线框包括连接部，所述连接部将所述镂空区域间隔为多个，分别位于不同的所述镂空区域中的所述待封装芯片通过所述连接部进行电连接。
10.如权利要求8所述的半导体封装结构，其特征在于，所述引线框还包括若干相互隔离的边缘部，所述边缘部沿所述包封结构件的内周缘设置，所述边缘部的一端露出于所述包封结构件的表面，另一端向镂空区域延伸；每一所述镂空区域内均设有若干相互隔离的边缘部。
11.如权利要求8所述的半导体封装结构，其特征在于，所述包封结构件的第二表面形成多个开口，所述开口对应于所述芯片设置，所述第二再布线结构包括导电凸柱，所述导电凸柱形成于所述开口中，且与所述芯片的背面电连接。
12.如权利要求8所述的半导体封装结构，其特征在于，所述引线框沿厚度方向由所述包封结构件的第一表面至所述第二表面，包括第一部分和第二部分，所述第一部分的宽度大于所述第二部分的宽度。
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