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CN111682022B - 基于异层jtl布局布线的超导集成电路设计方法 - Google Patents

基于异层jtl布局布线的超导集成电路设计方法 Download PDF

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Abstract

本发明涉及一种基于异层JTL布局布线的超导集成电路设计方法，包括以下步骤：对单元库的单元数据接口进行割分偏置圈的处理，并留出通孔的位置；按照电路逻辑原理图对逻辑单元层上的单元进行布局摆设；采用逻辑单元层的JTL和分路单元进行每个单元的时钟线连接；使用位于与所述逻辑单元层不在同一层的横向JTL布线层和纵向JTL布线层的JTL对每个单元进行数据连接，其中，所述横向JTL布线层的JTL作为单元之间数据横向的布线单元，所述纵向JTL布线层的JTL作为单元之间数据纵向的布线单元，上层的JTL与下层的单元数据接口的位置通过调用通孔实现连接。本发明解决了JTL不利于布线的缺点。

Description

基于异层JTL布局布线的超导集成电路设计方法
技术领域
本发明涉及超导集成电路技术领域，特别是涉及一种基于异层JTL布局布线的超导集成电路设计方法。
背景技术
超导集成电路是指基于约瑟夫森结和超导材料，包括单磁通量子(Single-Flux-Quantum，SFQ)电路等应用的集成电路。
SFQ电路是一种比较特殊的超导集成电路，其主要是由约瑟夫森结组成的，通过磁通量子Ф0的有无来表示数字逻辑“0”和“1”的。跟传统半导体CMOS(Complementary MetalOxide Semiconductor)电路比起来，磁通量子的微小和量化性质显著减少了串扰和功耗的影响，而磁通量子进出环路时在结中产生的窄电压脉冲也使其获得极高的频率。这种兼具超高工作速度和极低功耗的优点，使得该电路在超宽带宽模数/数模转换器(Analog-to-Digital Converter，ADC)、超导计算机等应用上有显著的前景。
因为在SFQ电路中信号是以极短的电压脉冲传输，所以相异于传统半导体CMOS电路单元之间连线只用靠线，SFQ单元之间的连接是靠两种结构：约瑟夫森传输线(JosephsonTransmission Line，JTL)和无源传输线(Passive Transmission Line，PTL)来实现的。这两个传输线的电路原理图分别如图1和图2所示。PTL是由前端驱动器连接一条微带线(Micro-Strip Line，MSL)到后端接收器而组成的，驱动器和接收器分别加在前后两个单元上，微带线可以看作类似CMOS信号线。JTL是由约瑟夫森结经电感连接组成的单元，信号通过的时候结依次触发，很好的保证了信号传输的完整性，在电路中被大量运用到。PTL因其接近光速的传输速度，以及类似CMOS线的便利性常用于长距离传输和大规模电路的设计中。但是由于PTL连接的每个单元接口都需要增加一个驱动器和接收器，消耗的电路面积过大，而且微带线在高频下会受影响和其本身阻抗匹配具有难度，导致了对其使用可能会造成电路面积、速度和良率的限制。相比PTL，JTL具有结构简单和工作良率很好的优势，如果解决了它本身不利于交叉连线的劣势，那则可以在保证电路速度和良率的基础上，使得现有设计布线布局简化，减小了电路面积。
发明内容
本发明提供一种基于异层JTL布局布线的超导集成电路设计方法，解决JTL不利于布线的缺点，维持电路高速的优点并提高了电路的良率。
本发明解决其技术问题所采用的技术方案是：提供一种基于异层JTL布局布线的超导集成电路设计方法，包括以下步骤：
(1)对单元库的单元数据接口进行割分偏置圈的处理，并留出通孔的位置；
(2)按照电路逻辑原理图对逻辑单元层上的单元进行布局摆设；
(3)采用逻辑单元层的JTL和分路单元进行每个单元的时钟线连接；
(4)使用位于与所述逻辑单元层不在同一层的横向JTL布线层和纵向JTL布线层的JTL对每个单元进行数据连接，其中，所述横向JTL布线层的JTL作为单元之间数据横向的布线单元，所述纵向JTL布线层的JTL作为单元之间数据纵向的布线单元，上层的JTL与下层的单元数据接口的位置通过调用通孔实现连接。
所述步骤(1)中留出的通孔宽度小于或等于所述偏置线圈的宽度。
所述步骤(2)在逻辑电路单元进行布局摆设时遵循格点原则。
所述逻辑单元层包括从上而下设置的接地层、上配线层和底电极配线层，所述底电极配线层上连接有电阻，所述上配线层上连接有标准的约瑟夫森三层膜结，其中，所述底电极配线层作为信号走线，所述上配线层作为偏置走线。
所述步骤(4)中的横向JTL布线层与所述纵向JTL布线层为异层结构。
所述横向JTL布线层包括从上而下设置的接地层、上配线层和底电极配线层，所述上配线层上连接有自分路约瑟夫森结，其中，所述底电极配线层作为信号走线，所述上配线层作为偏置走线。
所述纵向JTL布线层包括从上而下设置的接地层、上配线层和底电极配线层，所述上配线层上连接有自分路约瑟夫森结，其中，所述底电极配线层作为信号走线，所述上配线层作为偏置走线。
有益效果
由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明利用多层结工艺，将用于信号传输的JTL使用上层结来设计，逻辑电路部分用下层结来设计，解决了JTL不利于布线的缺点，并维持了电路高速的优点以及提高电路良率，也为了之后可能的布局布线自动化实现打下基础。
附图说明
图1是现有技术中JTL电路原理图；
图2是现有技术中PTL电路原理图；
图3是本发明中多层结工艺截面示意图；
图4是本发明中单元之间数据、时钟布线选择示意图；
图5是本发明中两层电路连接接口设计示意图；
图6是本发明中各层之间通孔设计示意图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
本发明的实施方式涉及一种基于异层JTL布局布线的超导集成电路设计方法，其主要目的是在不过多增大电路面积、保持电路工作速度和良率的意图上，设计异层JTL的电路布局布线的实现方法，包括工艺实现、JTL布线分配设计、各层接口方式设计，以解决原有JTL布线自由度低、交叉布线困难的缺点。具体如下：
要实现异层的JTL用于布线，首先得分开布线的JTL层和原来已有的逻辑电路层。在原有工艺上加上多层结，其工艺截面如图3所示，图中仅列出了关键金属层和约瑟夫森结区。图3中，X层、Y层和L层分别为横向JTL布线层，纵向JTL布线层和逻辑单元层。其中每一层中的gnd为接地层，Top wire为上配线层，Bottom为底电极配线层，JJ为约瑟夫森结，r为电阻。在本实施方式中，底电极配线层作为信号走线，上配线层作为偏置走线。逻辑单元层中采用的约瑟夫森结为标准的约瑟夫森三层膜结JJ0，横向JTL布线层和纵向JTL布线层采用的约瑟夫森结为self-shunted约瑟夫森结JJ1和JJ2，其电学特性可以理解为在标准三层膜结的基础上已经并联了电阻后无回滞现象，可以直接使用。其中，每层结区可以独立应用于单元电路设计，这样在整体电路设计中上层的结设计的JTL就可以与下层JTL和逻辑单元互不影响，实现可以方便交叉布线的功能。
值得一提的是，本实施方式中还可以将逻辑单元层设置在最顶层或中间层，其只要与横向JTL布线层和纵向JTL布线层不在同一层均可实现本发明的技术效果。同理，横向JTL布线层和纵向JTL布线层也可以设置在任意一层，其与逻辑单元层只需形成三层的结构即可。
确定了工艺后，需要对各层JTL的作用进行分配。本实施方式使用X层和Y层分别设计JTL，用X层的JTL作为单元之间数据横向的布线单元，用Y层的JTL作为单元之间数据的纵向布线单元，原有L层逻辑单元不变，且L层的JTL和分路单元(Splitter，SPL)可以作为时钟的布线单元，这样在时钟和数据分开布线，数据之间交叉的问题都得以解决，具体布线如图4所示。
确定了布线方法后，接着设计上下层JTL交互的接口问题。因为布线层一共有三层(X\Y\L层)，所以需要交互的通孔就有三种：Via(B2_B1)，Via(B1_B0)和Via(B2_B0)。由于接口与偏置走线有重叠，所以需要在有通孔的地方对电路偏置进行切口以便于通孔与偏置不重叠，如图5所示。
接口确定后，确保了上面的通孔设计在偏置线圈宽度内，如图5中的Via部分。相邻两层的通孔和相隔一层的通孔分别如图6左边和右边所示。以上所有确定后既可以利用异层JTL更方便的布线以及进行电路设计了。
实现异层JTL布局布线的超导电路设计跟一般的超导电路设计类似，因为设计主要希望能够与原来的单元之间能兼容，不需要对以前的单元进行大改变，唯一需要注意的就是接口处的处理，因此具体包括以下步骤：
(1)由于数据输入和输出存在可能单元与上下两层交互的地方，所以首先对单元库的单元数据接口进行割分偏置圈的处理，留出通孔Via的位置。
(2)然后按照电路逻辑原理图对最下层逻辑单元层的单元进行布局摆设，由于电路单元和JTL都有一定尺寸，所以在摆设的时候需要遵循格点(On Grid)原则。
(3)用逻辑单元层的JTL和SPL进行每个单元的时钟线连接，因为不用考虑与数据线的交叉，所以可以优先考虑需要仔细调节时序的时钟布线。
(4)完成了时钟布线后，开始用上层JTL单元对每个单元进行数据连接。使用横向JTL布线层的JTL进行数据横向传输，使用纵向JTL布线层JTL进行数据纵向传输，这时候上下层单元接口的地方通过调用通孔单元Via实现数据连接。
(5)完成了电路的布局布线后，检查电路数据和偏置线的连接性，接着就可以进行仿真，得到正确仿真结果后便可以进行制版、流片和封装测试的流程，之后的流程与一般的超导电路设计相同，在此不做赘述。
不难发现，本发明利用多层结工艺，将用于信号传输的JTL使用上层结来设计，逻辑电路部分用下层结来设计，解决了JTL不利于布线的缺点，并维持了电路高速的优点以及提高电路良率，也为了之后可能的布局布线自动化实现打下基础。

Claims (3)

1.一种基于异层JTL布局布线的超导集成电路设计方法，其特征在于，包括以下步骤：
(1)对单元库的单元数据接口进行割分偏置圈的处理，并留出通孔的位置；其中，留出的通孔宽度小于或等于偏置线圈的宽度；
(2)按照电路逻辑原理图对逻辑单元层上的单元进行布局摆设；所述逻辑单元层包括从上而下设置的接地层、上配线层和底电极配线层，所述底电极配线层上连接有电阻，所述上配线层上连接有标准的约瑟夫森三层膜结，其中，所述底电极配线层作为信号走线，所述上配线层作为偏置走线；
(3)采用逻辑单元层的JTL和分路单元进行每个单元的时钟线连接；
(4)使用位于与所述逻辑单元层不在同一层的横向JTL布线层和纵向JTL布线层的JTL对每个单元进行数据连接，其中，所述横向JTL布线层的JTL作为单元之间数据横向的布线单元，所述纵向JTL布线层的JTL作为单元之间数据纵向的布线单元，上层的JTL与下层的单元数据接口的位置通过调用所述通孔实现连接；所述横向JTL布线层包括从上而下设置的接地层、上配线层和底电极配线层，所述上配线层上连接有自分路约瑟夫森结，其中，所述底电极配线层作为信号走线，所述上配线层作为偏置走线；所述纵向JTL布线层包括从上而下设置的接地层、上配线层和底电极配线层，所述上配线层上连接有自分路约瑟夫森结，其中，所述底电极配线层作为信号走线，所述上配线层作为偏置走线。
2.根据权利要求1所述的基于异层JTL布局布线的超导集成电路设计方法，其特征在于，所述步骤(2)在逻辑电路单元进行布局摆设时遵循格点原则。
3.根据权利要求1所述的基于异层JTL布局布线的超导集成电路设计方法，其特征在于，所述步骤(4)中的横向JTL布线层与所述纵向JTL布线层为异层结构。
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