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CN111510169B - 用于无线通信系统的高速数字发射器 - Google Patents

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CN111510169B CN202010000889.9A CN202010000889A CN111510169B CN 111510169 B CN111510169 B CN 111510169B CN 202010000889 A CN202010000889 A CN 202010000889A CN 111510169 B CN111510169 B CN 111510169B
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Abstract

一种用于无线通信系统的高速数字发射器包含多个发射器链电路，所述多个发射器链电路经配置以分别接收具有第一频率的传入分量信号且在第一域中产生具有比所述第一频率大的第二频率的传出发射信号。在一些方面中，使用经由所述多个发射器链电路中的每一者中的预定数目个内插滤波器级以预定取样速率同时被处理的多个流将所述传入分量信号上取样到所述第二频率。所述高速数字发射器还包含串行化器，所述串行化器经配置以在不同于所述第一域的第二域中将来自所述多个发射器链电路的所述传出发射信号组合成具有比所述第二频率大的第三频率的串行化发射信号。

Description

用于无线通信系统的高速数字发射器
技术领域
本发明一般来说涉及无线通信装置，且特定来说涉及用于无线通信系统的高速数字 发射器。
背景技术
用于无线通信的现有发射器(例如蓝牙及WiFi发射器)通常使用模拟实施方案(其需 要大面积)及多个校准来实现最优性能。此外，现有发射器利用增量总和调制器来将信号 重新量化到介于数字域与模拟域之间的较低数目个位，同时将量化噪声整形到所要轮廓。
发明内容
在一个方面中，提供一种发射器装置。所述发射器装置包括：多个发射器链电路，其经配置以分别接收具有第一频率的传入分量信号且在第一域中产生具有比所述第一 频率大的第二频率的传出发射信号，其中使用经由所述多个发射器链电路中的每一者中 的预定数目个内插滤波器级以预定取样速率同时被处理的多个流将所述传入分量信号 上取样到所述第二频率；及串行化器，其经配置以在不同于所述第一域的第二域中将来 自所述多个发射器链电路的所述传出发射信号组合成具有比所述第二频率大的第三频 率的串行化发射信号。
在另一方面中，提供一种发射器系统。所述发射器系统包括：第一发射器链电路，其经配置以处理载运具有第一频率的差分同相分量信号的第一多个流且在数字域中产 生具有比所述第一频率大的第二频率的传出差分同相(I)发射信号；第二发射器链电路， 其经配置以在所述第一频率下处理载运差分正交(Q)分量信号的第二多个流且在所述数 字域中在所述第二频率下产生传出差分正交发射信号；及串行化器，其经配置以在模拟 域中将所述传出I/Q分量信号组合成具有比所述第二频率大的第三频率的串行化发射信 号，其中经由所述第一及第二发射器链电路中的每一者中的预定数目个内插滤波器级以 预定取样速率将所述第一及第二多个流同时上取样到所述第二频率。
在又一方面中，提供一种用于发射数字信号的装置。所述装置包括：用于使用经由预定数目个内插滤波器级以预定取样速率同时被处理的多个流将具有第一频率的传入 分量信号上取样以在数字域中产生具有比所述第一频率大的第二频率的传出发射信号 的构件；用于在模拟域中将所述传出发射信号组合成具有比所述第二频率大的第三频率 的串行化发射信号的构件；及用于提供所述串行化发射信号以用于发射的构件。
附图说明
在所附权利要求书中陈述本技术的特定特征。然而，出于解释目的，在以下各图中陈述本技术的数个实施例。
在所附权利要求书中陈述本技术的特定特征。然而，出于解释目的，在以下各图中陈述本技术的一或多个实施方案。
图l是图解说明根据一或多个实施方案的无线通信系统的图式。
图2是图解说明包含主机装置及相关联无线电的无线通信装置的图式。
图3概念上图解说明根据本技术的一或多个实施方案的图2中的无线通信装置的发 射器电路的实例。
图4图解说明根据本技术的一或多个实施方案的与图3的发射器电路相关联的时序 图。
图5概念上图解说明根据本技术的一或多个实施方案的图3的每一分量信号路径中 的内插链的实例。
图6图解说明根据本技术的一或多个实施方案的使用增量总和调制(DSM)量化来描 绘具有量化噪声的基带信号波形的曲线图。
图7A图解说明传统一阶DSM的数字电路实现的示意图。
图7B图解说明DSM的并行架构的数字电路实现的示意图。
图7C图解说明DSM的多级并行架构的数字电路实现的示意图。
图7D图解说明根据本技术的一或多个实施方案的图7C中所展示的多级并行DSM架构中的关键路径的实例。
图8A图解说明根据本技术的一或多个实施方案的分割成MSB及LSB路径的DSM的实例。
图8B图解说明根据本技术的一或多个实施方案的分割成MSB及LSB路径的DSM的另一实例的示意图。
图8C图解说明根据本技术的一或多个实施方案的图8B中所图解说明的DSM的另一实例的示意图。
图8D图解说明根据本技术的一或多个实施方案的8分支并行DSM架构的实例的示意 图。
图9A图解说明根据本技术的一或多个实施方案的二阶DSM架构的实例的示意图。
图9B图解说明根据本技术的一或多个实施方案的二阶DSM的并行架构的实例的示意图。
图10A及10B图解说明根据本技术的一或多个实施方案的用于内插滤波器的并行架 构的实例的示意图。
图11A及11B图解说明根据本技术的一或多个实施方案的用于DWA算法的串行及并行架构的实例的示意图。
图12概念上图解说明借以实施本技术的任何实施方案的电子系统。
具体实施方式
下文所陈述的详细说明打算为对本技术的各种配置的说明且不打算表示可实践本 技术的仅有配置。附图并入本文中且构成详细说明的一部分。出于提供对本技术的透彻理解的目的，详细说明包含具体细节。然而，本技术不限于本文中所陈述的具体细节且 可使用一或多个实施方案来实践。在一或多个例子中，以框图形式展示结构及组件以避 免模糊本技术的概念。
随着无线装置变得更复杂，将多个无线电添加到单个集成电路，以支持多个天线或 多个连接。具有多个无线电的传统发射器中的一个问题为所添加的每一无线电的经增加 区域占用面积。相比之下，本技术包含数字发射器(Tx)架构，所述数字发射器(Tx)架构具有极小区域占用面积且几乎不具有模拟组件且因此调整及优化不那么复杂，从而节省资源及时间。所述数字发射器的所述区域占用面积为最小的，且几乎不需要模拟校准。 不管带宽如何，发射器均可用于发射任何蓝牙或WiFi包类型。举例来说，数字发射器架 构可在2.4GHz ISM频带中操作。
此外，7nm技术的可用性已推动了用于数字发射器的新类型的数字架构，所述新类型的数字架构需要使用以高达4.8GHz的速度运行的数字DSM。需要这些调制器来将数 字信号量化到给定数目个位(例如，从16位信号量化到6个位)。相比之下，本技术使用数 学技术来将设计分裂成更简单组件，满足标准单元库的定时，且节省设计时间及功率。 举例来说，通过分割如本发明中所描述的DSM设计，DSM可经实施，可满足定时，且可 使用标准数字工具及技术来验证。同时，已知高速并行实施方案以牺牲面积为代价而消 耗比传统串行实施方案少的电力。
图l是图解说明根据一或多个实施方案的无线通信系统100的图式。然而，可需要所 描绘组件中的并非所有组件，且一或多个实施方案可包含图中未展示的额外组件。可在不背离如本文中所陈述的权利要求书的精神或范围的情况下使组件的布置及类型变化。可提供额外组件、不同组件或更少组件。
无线通信系统100包含基站及/或存取点112、116、无线通信装置118到132及网络硬 件组件134。注意，可为路由器、交换机、桥接器、调制解调器或系统控制器的网络硬 件134为无线通信系统100提供广域网连接142。进一步注意，无线通信装置118到132可 为膝上型主机计算机118及126、个人数字助理主机120及130、个人计算机主机124及132 及/或蜂窝式电话主机122及128。
无线通信装置122、123及124位于独立基本服务集(IBSS)区域109内且直接(例如，点 对点)通信。在此配置中，无线通信装置122、123及124可仅彼此通信。为与无线通信系统100内的其它无线通信装置通信或为在无线通信系统100外部通信，无线通信装置122、123及/或124可与基站或存取点112或116中的一者有联系。
基站或存取点112、116分别位于基本服务集(BSS)区域111及113内，且经由局域网连接136、138可操作地耦合到网络硬件134。此连接使基站或存取点112、116具备与无 线通信系统100内的其它装置的连接性且经由WAN连接142提供与其它网络的连接性。为 与BSS111及113内的无线通信装置118到132通信，基站或存取点112、116中的每一者具 有相关联天线或天线阵列。在一或多个实施方案中，基站或存取点112以无线方式与无 线通信装置118及120通信，而基站或存取点116以无线方式与无线通信装置126到132通 信。无线通信装置118到132可向特定基站或存取点112、116登记以从无线通信系统100 接收服务。
根据一些实施方案，基站用于蜂窝式电话系统(例如，先进移动电话服务(AMPS)、数字AMPS、全球移动通信系统(GSM)、码分多重存取(CDMA)、局部多点分配系统 (LMDS)、多信道多点分配系统(MMDS)、增强GSM演进数据速率(EDGE)、通用分组无 线电服务(GPRS)、高速下行链路分组接入(HSDPA)、高速上行链路分组接入(HSUPA及/ 或其变化)及相似类型系统，而存取点用于家用或室内无线网络(例如，IEEE 802.11、蓝 牙、ZigBee、任一其它类型的基于射频的网络协议及/或其变化)。不管特定类型的通信 系统如何，每一无线通信装置均包含内置式无线电及/或耦合到无线电。
图2是图解说明包含主机装置202(例如，无线通信装置118到132)及相关联无线电260的无线通信装置200的图式。对于蜂窝式电话主机，无线电260为内置式组件。对于 个人数字助理主机、膝上型主机及/或个人计算机主机，无线电260可为内置式的或外部 耦合组件。
如图解说明，主机装置202包含处理模块250、存储器252、无线电接口254、输入接口258及输出接口256。处理模块250经配置以执行存储于存储器275中的指令以提供可由主机装置202执行的功能。举例来说，对于蜂窝式电话主机装置，处理模块250根据特定 蜂窝式电话标准执行对应通信功能。
无线电接口254允许从无线电260接收数据且将数据发送到无线电260。对于从无线 电260接收的数据(例如，进站数据)，无线电接口254将数据提供到处理模块250以用于进 一步处理及/或路由到输出接口256。输出接口256提供与输出显示装置(例如显示器、监视器或扬声器)的连接性，使得可呈现所接收数据。无线电接口254还将数据从处理模块250提供到无线电260。处理模块250可经由输入接口258从输入装置(例如键盘、小键盘或麦克风)接收出站数据或者自身产生数据。对于经由输入接口258接收的数据，处理模块250可对数据执行对应主机功能及/或经由无线电接口254将数据路由到无线电260。
无线电260包含主机接口262、数字基带(BB)接收器处理模块264、模/数转换器266、 高通及低通滤波器模块268、中间频率(IF)混频下变频级270、接收器滤波器模块271、低 噪声放大器272、发射器/接收器交换机273、本机振荡模块274(其可至少部分地使用压控振荡器(VCO)来实施)、存储器275、数字BB发射器处理模块276、无线电发射器电路 299、信道带宽调整模块287及天线286。
如图2中所展示，无线电发射器电路299为发射器架构的传统实施方案。在一或多个 方面中，无线电发射器电路299包含数/模转换器278、滤波/增益模块280、中间频率(IF)混频上变频模块282、功率放大器284及发射器滤波器模块285。天线286可为如由Tx/Rx 交换机模块273调节的发射及接收路径所共享的单个天线，或可包含用于发射路径及接 收路径的单独天线。天线实施方案将取决于无线通信装置所符合的特定标准。
数字接收器处理模块264及数字发射器处理模块276与存储于存储器275中的操作指 令组合而分别执行数字接收器功能及数字发射器功能。所述数字接收器功能包含但不限 于数字中间频率到基带转换、解调制、群集解映射、解码及/或解扰。所述数字发射器功能包含但不限于加扰、编码、群集映射、调制及/或数字基带到IF转换。
数字接收器处理模块264及数字发射器处理模块276可使用共享处理装置、个别处理 装置或多个处理装置来实施。此处理装置可为微处理器、微控制器、数字信号处理器、微型计算机、中央处理单元、现场可编程门阵列、可编程逻辑装置、状态机、逻辑电路、 模拟电路、数字电路及/或基于操作指令而操纵信号(模拟及/或数字)的任何装置。
存储器275可为单个存储器装置或多个存储器装置。此存储器装置可为只读存储器、 随机存取存储器、易失性存储器、非易失性存储器、静态存储器、动态存储器、快闪存储器及/或存储数字信息的任何装置。注意，当处理模块264及/或276经由状态机、模拟 电路、数字电路及/或逻辑电路实施其功能中的一或多者时，存储对应操作指令的存储器 嵌入有包含状态机、模拟电路、数字电路及/或逻辑电路的电路。
在操作中，无线电260经由主机接口262从主机装置202接收出站数据294。主机接口 262将出站数据294路由到数字发射器处理模块276，数字发射器处理模块276根据特定无 线通信标准(例如，IEEE 802.11、蓝牙、ZigBee、WiMAX(微波存取全球互通)或任何其 它类型的基于射频的网络协议及/或其变化)处理出站数据294以产生数字发射经格式化 数据296。出站基带信号296可为数字基带信号(例如，具有零IF)或数字低IF信号，其中 低IF可在一百kHz(千赫)到几MHz(百万赫兹)的频率范围中。
数/模转换器278将出站基带信号296从数字域转换到模拟域。滤波/增益模块280在将 模拟信号提供到上变频模块282之前对所述信号的增益进行滤波及/或调整。上变频模块 282基于由本机振荡模块274提供的发射器本机振荡283而将模拟基带或低IF信号转换为 射频(RF)信号。功率放大器284放大所述RF信号以产生出站RF信号298，由发射器滤波器 模块285对出站RF信号298进行滤波。天线286将出站RF信号298发射到目标装置，例如基站、存取点及/或另一无线通信装置。
无线电260还经由天线286接收进站RF信号288，由基站、存取点或另一无线通信装置发射进站RF信号288。天线286经由Tx/Rx交换机273将进站RF信号288提供到接收器滤 波器模块271，其中Rx滤波器271对进站RF信号288进行带通滤波。Rx滤波器271将经滤 波RF信号提供到低噪声放大器272，低噪声放大器272放大进站RF信号288以产生经放大 进站RF信号。低噪声放大器272将经放大进站RF信号提供到IF混频模块270，IF混频模块 270基于由本机振荡模块274提供的接收器本机振荡281而将经放大进站RF信号直接转换 成进站低IF信号或基带信号。下变频模块270将进站低IF信号或基带信号提供到高通及低 通滤波器模块268。高通及低通滤波器模块268基于由信道带宽调整模块287提供的设定 而对进站低IF信号或进站基带信号进行滤波以产生经滤波进站信号。
模/数转换器266将经滤波进站信号从模拟域转换到数字域以产生数字接收经格式化 数据290，其中进站基带信号290将为数字基带信号或数字低IF信号，其中低IF通常将在 一百kHz到几MHz的频率范围中。数字接收器处理模块264基于由信道带宽调整模块287提供的设定而对进站基带信号290进行解码、解扰、解映射及/或解调制以根据由无线电260实施的特定无线通信标准来重新捕获进站数据292。主机接口262经由无线电接口254将经重新捕获进站数据292提供到主机装置202。
可使用一或多个集成电路来实施无线通信装置200。举例来说，可在第一集成电路上实施主机装置202，可在第二集成电路上实施数字接收器处理模块264、数字发射器处 理模块276及存储器275，且可在第三集成电路上实施无线电260的剩余组件、较少天线 286。替代地，可在单个集成电路上实施无线电260。作为又一实例，主机装置202的处 理模块250以及数字接收器处理模块264及数字发射器处理模块276可为在单个集成电路 上实施的共同处理装置。此外，可在单个集成电路上及/或在与处理模块250以及数字接 收器处理模块264及数字发射器处理模块276的共同处理模块相同的集成电路上实施存 储器252及存储器275。
可在各种通信系统内实施的无线通信装置200的各种实施例中的任一者可并入用以 经由一个以上标准、协议或其它预定通信构件执行通信的功能性。举例来说，实施为单个通信装置的无线通信装置200可包含用以根据第一协议、第二协议及/或第三协议执行通信的功能性。这些各种协议可为WiMAX(微波存取全球互通)协议、符合无线局域网(例如，WLAN/WiFi)的协议(例如，IEEE(电气电子工程师协会)802.11协议中的一者，例如802.11a、802.11b、802.11g、802.11n、802.11ac或802.11ax)、蓝牙协议或可借以实现无 线通信的任何其它预定构件。
大多数无线Tx无线电实施为一连串模拟块，例如DAC、LPF、混频器、PA驱动器及PA。这些块中的每一者需要其自身的调谐及校准来实现最优性能。一些实例为LO馈通 校准、I/Q不平衡校准、Tx功率校准、LPF带宽校准等。这些校准是耗时的、耗电的、有 风险的且整体昂贵的。相比之下，本技术包含减轻大量模拟校准的要求的完全数字Tx。 随着数字标准单元变得更小，在数字域中实施尽可能多的发射链变得越来越可行。此减 轻校准要求，因为数字电路提供更可预测的性能。
在现有方法中，举例来说，用于蓝牙的数字发射器架构将数字基带信号上取样到大 约400MHz，且接着在经过上变频(或频率混频操作)及放大之前将其转换为模拟信号。相比之下，本技术将数字信号上取样到4.8GHz，且发射路径中所需要的唯一模拟块为 高速DAC。高分辨率DAC能够实现低带外功率谱密度，如由未来蓝牙及WiFi应用所需要。 压控振荡器(VCO)为数字操作提供所需要时钟。在一些实施方案中，数字Tx路径可在LO 频率的奇次谐波(例如7.2GHz、9.6GHz等)处展现强杂波信号。
图3概念上图解说明根据本技术的一或多个实施方案的图2中的无线通信装置200的 发射器电路300的实例。然而，可需要所描绘组件中的并非所有组件，且一或多个实施方案可包含图中未展示的额外组件。可在不背离如本文中所陈述的权利要求书的精神或范围的情况下使组件的布置及类型变化。可提供额外组件、不同组件或更少组件。
本技术包含用于无线通信系统(例如蓝牙及WiFi)的数字发射器架构。发射器电路300 包含同步电路302、存储装置304、时钟产生电路306、多路复用器控制电路308、第一发射器链电路310、第二发射器链电路320、输出寄存器330及多路复用器340。第一发射器 链电路310及第二发射器链电路320中的每一者包含内插到4.8GHz(例如，312)、添加11 位DSM级(例如，312)及在600MHz下实施所有数字块，包含6位DSM(例如，313)、桶形 移位器(例如，316)及数据加权平均(DWA)电路(例如，315)。
发射器电路300具有优于传统发射器架构的数个优点。根据本技术的一或多个实施 方案的发射器电路300提供与传统发射器相比较更高的取样速率。举例来说，先前实施方案将基带信号上取样到2.4GHz，然而，发射器电路300可将传入RF信号上取样到4.8 GHz，因此在远离载波的2.4GHz处提供更佳拒斥。与现有方法相比较，发射器电路300 可提供较低量化本底。举例来说，先前实施方案将信号直接量化到11个位。对于低带宽 信号，例如1Mbps的蓝牙位数据速率，此直接量化变得不充分且引入相关量化噪声。根 据本技术的一或多个实施方案，在发射器电路300中使用11位一阶DSM调制器将信号量 化，从而产生量化本底性能的显著改进。与现有方法中的串行实施方案相比较，发射器 电路300提供并行实施方案。举例来说，先前实施方案以模拟形式实施最后DSM级及 DWA算法(作为数字块)，从而在2.4GHz下运行。相比之下，发射器电路300在600MHz 下实施整个数字部分，举例来说，且添加串行化器级以产生对DAC进行馈送的最后9.6 GHz信号。此为满足定时及减少电力消耗的显著架构贡献。在一些实施方案中，与经分 割并行架构一起实施DSM。根据本技术的一或多个实施方案的发射器电路300提供MSB (最高有效位)/LSB(最低有效位)失配的数字补偿。举例来说，在发射器电路300的LSB侧 上添加增益级，举例来说，以补偿DAC元件之间的MSB/LSB失配。根据本技术的一或多 个实施方案的发射器电路300还提供架构创新。举例来说，发射器电路300在数个方面不 同于现有WLAN实施方案，包含总体架构、所使用DAC元件数目以及DSM级及DWA算 法的使用。
在一些实施方案中，由于发射器电路300本质上为宽频带的，因此可使用同一发射器发送多个信号。在一些实施方案中，发射器电路300为具有固定LO的宽频带发射器。 在一些方面中，对于功率放大器预失真应用，宽频带发射器(例如发射器电路300)是有利 的。
发射器电路300可经配置以发射射频(RF)信号，举例来说，以在例如移动电话的移动装置中使用。在图3中所描绘的实施方案中，注意，发射器电路300可表示发射载运差 分同相(I)信号及正交相位(Q)信号的差分RF信号的差分收发器架构。在这点上，差分I及 Q分量信号中的每一者由正及负信号(例如，I+、I-、Q+、Q-)构成。发射器电路300可包 含多个数字电路，例如内插链电路、DSM电路、数字增益电路及DWA电路，以用于在 单独信号路径上载运差分I及Q信号。在一些方面中，发射器电路300可表示用于载运单 端I及Q信号的单端收发器架构。
对于每一分量信号路径，第一发射器链电路310包含时钟产生器311、内插链电路312、DSM电路313、数字增益电路314、DWA电路315、桶形移位器316及并行/串行转换 器317，且第二发射器链电路320包含时钟产生器321、内插链电路322、DSM电路323、 数字增益电路324、DWA电路325、桶形移位器326及并行/串行转换器327。导向时钟产 生器311及321的输入的每一分量信号路径可分别载运基带频率信号或中间频率(IF)信 号。分别从第一发射器链电路310及第二发射器链电路320的输出导出的每一分量信号路 径可载运射频信号。注意，包含于图2的无线电发射器电路299中的DAC 278、滤波/增益 模块280、上变频模块282、PA 284及发射器滤波器模块285由包含于图3的发射器电路300 中的第一发射器链电路310及第二发射器链电路320的子组件替换。
第一发射器链电路310及第二发射器链电路320中的每一者可经配置以分别接收差 分I及Q分量信号。另外，第一发射器链电路310及第二发射器链电路320中的每一者可经配置以接收以同一工作周期配置的相同时钟信号(有时称为时钟相位)。举例来说，表示 为图2的本机振荡模块274的时钟产生电路306可产生四个本机振荡器(LO)时钟信号(例 如，clk2p4i、clk2p4q、clk2p4ib、clk2p4qb)，每一者被延迟移位时钟循环的四分之一。 在一些方面中，LO时钟信号的数目可取决于实施方案而为任意的。时钟循环可具有大约 400皮秒的周期以产生大约2.4GHz的时钟频率。
时钟产生电路306将LO时钟信号(例如，clk2p4i、clk2p4q、clk2p4ib、clk2p4qb)馈送 到同步电路302以通过将同步信号馈送到分量信号路径(例如，310、320)中的每一者而确 立每一分量信号路径中的同步状态。时钟产生电路306还将相应LO时钟信号馈送到分量信号路径中的每一者。举例来说，时钟产生电路306将LO时钟信号的第一子集(例如，clk2p4i、clk2p4ib)馈送到第一发射器链电路310，且将LO时钟信号的第二子集(例如，clk2p4q、clk2p4qb)馈送到第二发射器链电路320。
同步电路302还可使存储装置304与同步信号同步。存储装置304将用于作为16位基 带信号发射的数字数据馈送到分量信号路径中的每一者。通过实例方式，基带信号可以大约50MHz的速率从存储装置304馈送，但所述速率可取决于实施方案而变化。在一些 方面中，存储装置304可为单个存储器装置或多个存储器装置。此存储器装置可为只读 存储器、随机存取存储器、易失性存储器、非易失性存储器、静态存储器、动态存储器、 快闪存储器及/或存储数字信息的任何装置。在一些方面中，基带信号可从基带调制器或 类似硬件组件而未必是存储装置馈送。
内插链电路312经配置以将基带复合信号上取样高达规定取样频率(例如，4.8GHz)。 举例来说，内插链电路312经由预定数目个级以从50MHz到大约4.8GHz的速率将16位基 带信号重新取样。每一级可包含内插滤波器，例如有限脉冲响应(FIR)滤波器。内插链电 路312的取样速率在每一级处保持在600MHz。在这点上，为满足大约4.8GHz的吞吐量，以600MHz的取样速率处理预定数目个复合流(例如8个流)。在一些实例中，复合流布置 成彼此并行，且同时通过内插链电路312被处理。借助一阶DSM将由内插链电路312产生 的经内插信号从16个位量化到11个位。在每一分量信号路径中，相应内插链电路(例如， 312、322)接着以600MHz的速率将8个流传递到相应DSM电路(例如，313、323)，每一 流为11个位。
使用6位DSM块(例如，313、323)将从内插链电路(例如，312、322)中的DSM块输出的11位分成MSB及LSB。举例来说，随后使用另一一阶DSM(例如，313)将含有11位基 带信号的每一流划分成分别具有第一位次序(例如，6个MSB)及第二位次序(例如，6LSB) 的单独位宽度信号路径(未展示)。在一些方面中，用1个位填充MSB信号路径以形成总数 目为6的位。尽管在图3的每一例子中描绘一阶DSM，但DSM可取决于实施方案而为任何 任意阶(例如，L>0)。在每一分量信号路径中，相应DSM电路(例如，313、323)接着以 600MHz的速率将16个流(8个MSB流及8个LSB流)传递到相应数字增益电路(例如，314、 324)，每一流为6个位。
对于I分量信号路径(例如，310)中的每一流，由数字增益电路314将LSB信号路径比 例缩放以补偿DAC元件(例如，278)处的任何MSB/LSB失配。类似地，对于Q分量信号路 径(例如，320)中的每一流，由数字增益电路324将LSB信号路径比例缩放以补偿任何 MSB/LSBDAC失配。在每一分量信号路径中，相应数字增益电路(例如，314、324)接着 以600MHz的速率将16个流传递到相应DWA电路(例如，315、325)，每一流为6个位。数 字增益电路314、324在一些实施方案中可包含倍增器以执行输入流的增益操作，或可在 其它实施方案中包含具有移位的多路复用器。
在分量信号路径(例如，310、320)中的每一者中，MSB及LSB信号路径进一步划分成偶数样本及奇数样本。在一些实施方案中，DWA电路315包含逻辑电路以执行符号运 算，例如求反。在这点上，传递偶数样本且对奇数样本进行求反。此具有将基带信号上 变频到2.4GHz的速率的效应。
在一些实施方案中，DWA电路315包含逻辑电路以执行温度计转换。举例来说，每一流的MSB及LSB信号路径从二进制转换到温度计(例如，每一位宽度信号路径的64个 位)。在应用符号运算之后，信号通过二进制到温度计转换，且使用对数移位器使温度计 数据循环地移位。在DWA电路315中，使用带通DWA算法计算移位。在一些实施方案中， 采用DWA算法来使不同DAC元件的使用随机化。在每一分量信号路径中，相应DWA电 路(例如，315、325)接着以600MHz的速率将16个流传递到相应桶形移位器(例如，316、 326)，每一流为64个位。在一些实施方案中，桶形移位器(例如，316、326)为对应DWA 电路(例如，315、325)的一部分。
桶形移位器316、326可取决于实施方案而分别使输入流移位任意量的位位置。在每 一分量信号路径中，相应桶形移位器(例如，316、326)接着以600MHz的速率将16个经 桶形移位的流传递到相应并行/串行转换器(例如，317、327)，每一流为64个位。
在一些方面中，两个最后并行/串行转换器(例如，317、327)产生所需要的9.6GHz信号以馈送到DAC元件。举例来说，在每一分量信号路径中使用8:2串行化器以将跨越两 个分量信号路径的十六个600MHz流转换为四个2.4GHz流，每一流为128个位。在一些 方面中，四个流中的每一者表示I/Q信号分量(例如，I正、I负、Q正、Q负)。
在一些实施方案中，借助输出寄存器330中的一者寄存来自并行/串行转换器317、327 中的每一者的输出信号。举例来说，在每一分量信号路径中，相应并行/串行转换器(例如，317、327)以2.4GHz的速率将2个流传递到相应输出寄存器(例如，330)，每一流为 64个位。输出寄存器330分别由LO时钟信号(例如，clk2p4i、clk2p4q、clk2p4ib、clk2p4qb) 中的一者计时。在一些方面中，输出寄存器330包含D类型触发器(“DFF”)，但可取决 于实施方案而为任何其它类型的触发器。输出寄存器(例如，330)中的每一者根据相应时 钟信号对输入信号进行计时以在其输出处产生128个位的位流。在一些实施方案中，向 64个MSB DAC元件馈送128位流的64个MSB，然而，向64个LSB DAC元件馈送128位流 的64个LSB。数字域与模拟域之间的边界在一些实施方案中可界定于输出寄存器330与多 路复用器340之间，或界定于DAC元件与多路复用器340之间。在一些方面中，多路复用 器340可称为串行化器。
在一些方面中，DAC元件(未展示)中的每一者的输出可耦合到多路复用器340的输入。在这点上，这四个128位流发送到模拟域，其中多路复用器340以大约9.6GHz的速 率将所述流转换为单个128位流。多路复用器340的输出接着经由LC网络(未展示)馈送到 天线。多路复用器340受多路复用器控制电路308控制。多路复用器控制电路308从时钟 产生电路306接收LO时钟信号作为输入，且产生多路复用控制信号以选择多路复用器输 入中的一者来发送到输出。通过实例方式，首先选择I正信号路径(由“0”表示)，其次 选择Q正信号路径(由“1”表示)，第三选择I负信号路径(由“2”表示)，且最后选择Q负 信号路径(由“3”表示)，然而，选择排序可取决于实施方案而变化。
取决于实施方案，包含于第一发射电路310中的时钟产生器311、内插链电路312、DSM 313、数字增益314、DWA 315、桶形移位器316及并行/串行转换器317可集成到单 个芯片或裸片上。类似地，包含于第二发射电路320中的时钟产生器321、内插链电路322、 DSM323、数字增益324、DWA 325、桶形移位器326及并行/串行转换器327可集成到单 个芯片或裸片上。在一些方面中，第一发射电路310及第二发射电路320可集成到单个芯 片或裸片上。集成组件可使用系统单芯片(SOC)来实施且经配置以提供标准化PAD输出， 举例来说，以达成与芯片外组件(例如，天线)的可互换性。
图4图解说明根据本技术的一或多个实施方案的与图3的发射器电路300相关联的时 序图400。时序图400包含由时钟产生器(例如图3的时钟产生电路306)产生的本机振荡时 钟信号的波形。在一或多个实施方案中，本机振荡模块274为时钟产生电路306或包含时钟产生电路306。每一LO时钟信号波形的相位经移位且每一者对应于时钟循环中的相应 相位。通过实例方式，如果时钟循环包含四个时钟相位，那么每一波形的相位移位25％ (或时钟循环的四分之一)。相反地，LO时钟信号数目等效于时钟循环中的相位数目。如 此，四相位时钟循环将包含四个LO时钟信号，每一LO时钟信号具有为时钟循环的四分 之一的工作循环。
在一或多个方面中，输出寄存器330包含达成时钟循环的完全利用的个别寄存器。也就是说，I及Q分量信号在时钟循环的每一相位期间通过个别输出寄存器330。通过实 例方式，四个个别寄存器可与差分I及Q分量信号连接，使得第一寄存器在时钟循环的第 一相位期间(或在2.4GHz时钟i的上升边缘处)在时间402处输出128位I正分量信号 (“bbip”)，第二寄存器在时钟循环的第二相位期间(或在2.4GHz时钟q的上升边缘处)在 时间404处输出128位Q正分量信号(“bbqp”)，第三寄存器在时钟循环的第三相位期间(或 在2.4GHz时钟i的下降边缘处)在时间406处输出128位I负分量信号(“bbin”)，且第四寄 存器在时钟循环的第四相位期间(或在2.4GHz时钟q的下降边缘处)在时间408处输出128 位Q负分量信号(“bbqn”)。在这点上，多路复用器340选择每一分量信号以在时钟循环 的每一相位期间可用于发射。举例来说，在时间408处，当多路复用器控制信号(“多路 复用选择”)为0时选择128位I正分量信号(“bbip”)以用于输出。在时间410处，当多路 复用选择为1时选择128位Q正分量信号(“bbqp”)以用于输出。在时间412处，当多路复 用选择为2时选择128位I负分量信号(“bbin”)以用于输出。在时间414处，当mux_select 为3时选择128位Q负分量信号(“bbqn”)以用于输出。
图5概念上图解说明根据本技术的一或多个实施方案的图3的每一分量信号路径中 的内插链500的实例。然而，可需要所描绘组件中的并非所有组件，且一或多个实施方案可包含图中未展示的额外组件。可在不背离如本文中所陈述的权利要求书的精神或范围的情况下使组件的布置及类型变化。可提供额外组件、不同组件或更少组件。
如图5中所描绘，内插链500为内插链电路312或包含内插链电路312。在第一分量信 号路径(例如I路径)中，第一内插链512包含串联连接的第一内插滤波器电路512-1、512-2、 512-3、512-4、512-5、512-6，且后续接着与第一内插滤波器电路串联连接的一阶DSM 电路512-7。在第二分量信号路径(例如，Q路径)中，第二内插链522包含第二内插滤波器 电路522-1、522-2、522-3、522-4、522-5、522-6，且后续接着与第二内插滤波器电路串联连接的一阶DSM电路522-7。
如上文所论述，存储装置504(或基带调制器)将用于作为16位基带信号发射的数字 数据馈送到分量信号路径中的每一者。16位基带信号首先在相应分量信号路径上馈送到 内插滤波器电路512-1(“AAIF1”)及内插滤波器电路522-1(“AAIF1”)。内插滤波器电 路512-1及内插滤波器电路522-1各自表示为13阶FIR滤波器，其中将输入信号上取样三倍 以将速率从50MHz转换到150MHz。
16位基带信号接下来在相应分量信号路径上馈送到内插滤波器电路512-2(“AAIF2”)及内插滤波器电路522-2(“AAIF2”)。内插滤波器电路512-2及内插滤波器 电路522-2各自表示为4阶FIR滤波器，其中将输入信号上取样两倍以将速率从150MHz 转换到300MHz。
16位基带信号随后在相应分量信号路径上馈送到内插滤波器电路512-3(“AAIF3”) 及内插滤波器电路522-3(“AAIF3”)。内插滤波器电路512-3及内插滤波器电路522-3各 自表示为3阶FIR滤波器，其中将输入信号上取样两倍以将速率从300MHz转换到600 MHz。
16位基带信号接下来在相应分量信号路径上馈送到内插滤波器电路512-4(“AAIF4”)及内插滤波器电路522-4(“AAIF4”)。内插滤波器电路512-4及内插滤波器 电路522-4各自表示为3阶FIR滤波器，其中将输入信号上取样两倍以将速率从600MHz 转换到1.2GHz。
16位基带信号随后在相应分量信号路径上馈送到内插滤波器电路512-5(“AAIF5”) 及内插滤波器电路522-5(“AAIF5”)。内插滤波器电路512-5及内插滤波器电路522-5各 自表示为2阶FIR滤波器，其中将输入信号上取样两倍以将速率从1.2GHz转换到2.4GHz。
16位基带信号接下来在相应分量信号路径上馈送到内插滤波器电路512-6(“AAIF6”)及内插滤波器电路522-6(“AAIF6”)。内插滤波器电路512-6及内插滤波器 电路522-6各自表示为2阶FIR滤波器，其中将输入信号上取样两倍以将速率从2.4GHz转 换到4.8GHz。
在内插链500的分量信号路径中的每一者中，通过11位DSM块传递经内插基带信号以将高分辨率16位基带信号量化低到11个位。如图5中所描绘，一阶DSM电路512-7及一 阶DSM电路522-7各自分别从内插滤波器电路512-6及内插滤波器电路522-6接收经上取 样信号。
图6图解说明描绘基带信号波形606的曲线图600，其中将11位DSM级添加到量化。如曲线图600中所图解说明，与不包含DSM级的测量相比较，基带信号波形606在所关注 区602中具有高于预定噪声阈值604的较少量化噪声测量，因此展示添加11位DSM级的益 处。
图7A图解说明传统一阶DSM 700的数字电路实现的示意图。一阶DSM 700包含加法器702及706、量化器704(“Q”)及一阶反馈回路滤波器708(“Z-1”)。输入x(n)馈送到 加法器702。加法器702的输出产生加法器信号v(n)，加法器信号v(n)表示输入x(n)与来自 反馈回路滤波器708的回路滤波器误差信号之间的差。加法器信号v(n)馈送到量化器704 且馈送到加法器706。量化器704产生输出信号y(n)，且将源于反馈信号路径上的输出信 号y(n)的误差信号e(n)提供到加法器706。加法器706产生去往反馈回路滤波器708的误差 反馈信号，所述误差反馈信号表示误差信号e(n)与加法器信号v(n)之间的差。在一些实施 方案中，一阶DSM 700经配置而以以4.8GHz的速率操作。
如此，一阶DSM 700可表达为：
y(n)＝Q[x(n)-e(n-1)]方程式(l)
为了满足定时，设计将必须通过输入加法器(例如，702)、通过量化器(例如，704)且通过误差加法器(例如，706)关闭定时。
在新设计以5GHz运行的情况下，利用现有解决方案(例如图7A中所展示)以此高速率实施这些调制器可为不实际的，包含7nm库。当尝试以4.8GHz运行时，设计具有失 败定时或所需定制设计(其为耗时的且易于出错的)。使用常规标准单元及数字工具，甚 至对于这些速度下的简单加法器，将几乎不可能满足定时。将需要以牺牲面积及功率两 者为代价而插入较大单元。替代方案为进行定制(手动)布局，此将需要设计者花费显著 量的时间，消耗显著量的电力，且将易于出现人为错误。本技术解决此问题且提供用于 使用标准单元库实施高速DSM的新颖架构。
根据本技术的一或多个实施方案，用两种新颖技术实现DSM的分割：1)并行DSM架构，其中DSM实施为多个并行级，每一级将误差馈送到后续级；及2)经分割DSM架构， 其中每一并行级分割成MSB及LSB，从而进一步简化每一级以满足定时。类似技术可应 用于具有反馈的其它高速数字块。用于无线通信应用的任何无线装置可受益于本技术， 只要其需要高速DSM。此些应用的实例为用于蓝牙及WLAN应用的完全数字发射器。
图7B图解说明DSM 710的并行架构的数字电路实现的示意图。然而，可需要所描绘组件中的并非所有组件，且一或多个实施方案可包含图中未展示的额外组件。可在不背 离如本文中所陈述的权利要求书的精神或范围的情况下使组件的布置及类型变化。可提 供额外组件、不同组件或更少组件。
如图7B中图解说明，DSM 710分割成并行块。一阶DSM 750包含加法器712、716、720及724、量化器714及722(“Q”)以及二阶反馈回路滤波器718(“Z-2”)。第一输入x(2k) 馈送到加法器712，且第二输入x(2k-l)馈送到加法器720。加法器702的输出产生第一加法 器信号v(2k)，第一加法器信号v(2k)表示输入x(2k)与来自加法器724的第二误差反馈信号 e(2k-l)之间的差。第一加法器信号v(2k)馈送到量化器714且馈送到加法器716。量化器714产生输出信号y(2k)，且将源于反馈信号路径上的输出信号y(2k)的误差信号e(2k)提供到加法器716。加法器716产生去往反馈回路滤波器718的第一误差反馈信号，所述第一误 差反馈信号表示误差信号e(2k)与第一加法器信号v(2k)之间的差。加法器720产生第二加 法器信号v(2k-l)，第二加法器信号v(2k-l)表示第二输入x(2k-l)与来自反馈回路滤波器718的回路滤波器误差信号之间的差。第二加法器信号v(2k-l)馈送到量化器722且馈送到加法器724。量化器722产生输出信号y(2k-1)，且将源于反馈信号路径上的输出信号y(2k-l)的误差信号e(2k-l)提供到加法器724。加法器724产生第二误差反馈信号e(2k-l)，第二误差反馈信号e(2k-l)表示第二加法器信号v(2k-l)与误差信号e(2k-1)之间的差。
如此，DSM 710可表达为：
y(2k)＝Q[x(2k)-e(2k-l)] 方程式(2)
y(2k-l)＝Q[x(2k-l)-e(2k-2)] 方程式(3)
在时间n＝2k处，项x(2k)、x(2k-l)及e(2k-2)为已知的。使用第二方程式(例如，方程式 (2))，可计算项y(2k-l)及e(2k-l)以等于项：y(2k-l)-x(2k-l)+e(2k-2)。接着，可使用项e(2k-l) 来计算项y(2k)。
在一些实施方案中，可实施以二分之一的速率运行的并行DSM架构，如图7B中所展示。在一些方面中，图7B的并行DSM架构中的每个延迟已由两个延迟(或在二分之一的 速率下等效于单个延迟)替换。在一些实施方案中，单个多路复用器可连接在输出处以将 输出串行化为单个流y(n)。额外延迟可在输出处插入以管线输送此操作。
图7C图解说明DSM 750的多级并行架构的数字电路实现的示意图。然而，可需要所描绘组件中的并非所有组件，且一或多个实施方案可包含图中未展示的额外组件。可在 不背离如本文中所陈述的权利要求书的精神或范围的情况下使组件的布置及类型变化。 可提供额外组件、不同组件或更少组件。
使用图7B中所描述的与构建块相同的架构，并行DSM实施方案可扩展到3、4、5或任何任意数目个并行流。举例来说，图7C展示与图7B中所展示相同的DSM的8级并行实 施方案。DSM 750包含适合用于非常高速实施方案的具有任意阶(例如，L>0)及数目的 位的数字DSM的架构。以标称取样速率(例如，2.4GHz)实施高速DSM的较早解决方案。 相比之下，可使用本文中所描述的技术将以4.8GHz运行的图7C的DSM 750分割成以600 MHz运行的8个DSM块。以牺牲面积为代价，并行DSM架构满足定时，且减少电力消耗。
DSM 750包含输入加法器752-1、752-2、752-3、752-4、752-5、752-6、752-7及752-8、 量化器754-1、754-2、754-3、754-4、754-5、754-6、754-7及754-8、误差加法器756-1、756-2、756-3、756-4、756-5、756-6、756-7及756-8，及一阶反馈回路滤波器758。在DSM 750的第一级中，第一输入x(8n)馈送到输入加法器752-1。第一加法器752-1对量化器754-8 进行馈送，量化器754-8产生第一输出信号y(8n)。量化器754-8将源于输出信号的第一反 馈误差信号提供到误差加法器756-8。误差加法器756-8产生第一加法器误差信号，所述 第一加法器误差信号表示第一反馈误差信号与来自加法器752-1的加法器信号之间的差。 来自误差加法器756-8的此加法器误差信号接着馈送到反馈回路滤波器758。反馈回路滤 波器758接着向输入加法器752-8馈送反馈回路滤波器信号。
在DSM 750的第二级中，第二输入x(8n-l)馈送到输入加法器752-2。加法器752-2对 量化器754-1进行馈送，量化器754-1产生第二输出信号y(8n-1)。量化器754-1将源于输出 信号的第二反馈误差信号提供到误差加法器756-1。误差加法器756-1产生第二加法器误 差信号，所述第二加法器误差信号表示第二反馈误差信号与来自加法器752-2的加法器信 号之间的差。来自误差加法器756-1的此加法器误差信号接着馈送到输入加法器752-1。
在DSM 750的第三级中，第三输入x(8n-2)馈送到输入加法器752-3。加法器752-3对 量化器754-2进行馈送，量化器754-2产生第三输出信号y(8n-2)。量化器754-2将源于输出 信号的第三反馈误差信号提供到误差加法器756-2。误差加法器756-2产生第三加法器误 差信号，所述第三加法器误差信号表示第三反馈误差信号与来自加法器752-3的加法器信 号之间的差。来自误差加法器756-2的此加法器误差信号接着馈送到输入加法器752-2。
在DSM 750的第四级中，第四输入x(8n-3)馈送到输入加法器752-4。加法器752-4对 量化器754-3进行馈送，量化器754-3产生第四输出信号y(8n-3)。量化器754-3将源于输出 信号的第四反馈误差信号提供到误差加法器756-3。误差加法器756-3产生第四加法器误 差信号，所述第四加法器误差信号表示第四反馈误差信号与来自加法器752-4的加法器信 号之间的差。来自误差加法器756-3的此加法器误差信号接着馈送到输入加法器752-3。
在DSM 750的第五级中，第五输入x(8n-4)馈送到输入加法器752-5。加法器752-5对 量化器754-4进行馈送，量化器754-4产生第五输出信号y(8n-4)。量化器754-4将源于输出 信号的第五反馈误差信号提供到误差加法器756-4。误差加法器756-4产生第五加法器误 差信号，所述第五加法器误差信号表示第五反馈误差信号与来自加法器752-5的加法器信 号之间的差。来自误差加法器756-4的此加法器误差信号接着馈送到输入加法器752-4。
在DSM 750的第六级中，第六输入x(8n-5)馈送到输入加法器752-6。加法器752-6对 量化器754-5进行馈送，量化器754-5产生第六输出信号y(8n-5)。量化器754-5将源于输出 信号的第六反馈误差信号提供到误差加法器756-5。误差加法器756-5产生第六加法器误 差信号，所述第六加法器误差信号表示第六反馈误差信号与来自加法器752-6的加法器信 号之间的差。来自误差加法器756-5的此加法器误差信号接着馈送到输入加法器752-5。
在DSM 750的第七级中，第七输入x(8n-6)馈送到输入加法器752-7。加法器752-7对 量化器754-6进行馈送，量化器754-6产生第七输出信号y(8n-6)。量化器754-6将源于输出 信号的第七反馈误差信号提供到误差加法器756-6。误差加法器756-6产生第七加法器误 差信号，所述第七加法器误差信号表示第七反馈误差信号与来自加法器752-7的加法器信 号之间的差。来自误差加法器756-6的此加法器误差信号接着馈送到输入加法器752-6。
在DSM 750的第八级中，第八输入x(8n-7)馈送到输入加法器752-8。加法器752-8对 量化器754-7进行馈送，量化器754-7产生第八输出信号y(8n-7)。量化器754-7将源于输出 信号的第八反馈误差信号提供到误差加法器756-7。误差加法器756-7产生第八加法器误 差信号，所述第八加法器误差信号表示第八反馈误差信号与来自加法器752-8的加法器信 号之间的差。来自误差加法器756-7的此加法器误差信号接着馈送到输入加法器752-7。
在一些实施方案中，DSM 750的每一并行级表示为经配置而以600MHz的速率运行的1阶DSM。在这点上，具有多个数据线(例如，8x)的DSM 750由并行架构处理以便具有4.8GHz的有效取样速率。举例来说，8个DSM级的输出接着可经多路复用以产生4.8GHz 输出。在一些方面中，如图7C中所展示的经分割DSM在数学上等效于以4.8GHz运行的 原始DSM(例如，图7B的720)，其中给定相同输入，多级并行DSM 730可提供具有固定 延迟的相同输出。
图7D图解说明根据本技术的一或多个实施方案的图7C中所展示的多级并行DSM架构750中的关键路径760的实例。在一些方面中，关键路径760与并行路径数目成比例。 如图7D中所描绘，用于DSM 750的关键路径760横越8个并行区段。
图8A图解说明根据本技术的一或多个实施方案的分割成MSB及LSB路径的DSM 800的实例的示意图。然而，可需要所描绘组件中的并非所有组件，且一或多个实施方 案可包含图中未展示的额外组件。可在不背离如本文中所陈述的权利要求书的精神或范 围的情况下使组件的布置及类型变化。可提供额外组件、不同组件或更少组件。
在一些实施方案中，分割DSM 800，此将DSM并行架构分裂成MSB及LSB，因此显 著减少关键路径760(如图7D中所展示)的延时。DSM 800包含MSB信号路径810及LSB信 号路径820。MSB信号路径810包含加法器812及816、量化器814(“Q”)及延迟818(“Z-1”)。 MSB输入XMSB(n)馈送到加法器812。加法器812的输出产生加法器信号VMSB(n)，加法器 信号VMSB(n)表示输入XMSB(n)与来自延迟818的回路滤波器误差信号之间的差。加法器信 号VMSB(n)馈送到量化器814且馈送到加法器816。量化器814产生输出信号YMSB(n)，且将 源于反馈信号路径上的输出信号YMSB(n)的误差信号e(n)提供到加法器816。加法器816产 生去往延迟818的误差反馈信号，所述反馈误差信号表示误差信号e(n)与加法器信号 VMSB(n)之间的差。
LSB信号路径820包含加法器822及826、量化器824(“Q”)及延迟828(“Z-1”)。LSB 输入XLSB(n)馈送到加法器822。加法器822的输出产生加法器信号VLSB(n)，加法器信号 VLSB(n)表示输入XLSB(n)与来自延迟828的回路滤波器误差信号之间的差。加法器信号 VLSB(n)馈送到量化器824且馈送到加法器826。量化器824产生输出信号YLSB(n)，且将源 于反馈信号路径上的输出信号YLSB(n)的误差信号e(n)提供到加法器826。加法器826产生 去往延迟828的误差反馈信号，所述误差反馈信号表示误差信号e(n)与加法器信号VLSB(n) 之间的差。
在一些实施方案中，输入(例如，XMSB,XLSB)中的每一者由1-2-10定界以避免DSM过负载。加法器信号v(n)的位宽度(例如，VMSB、VLSB)可使用论证归纳来确定，其中当 v(0)＝x(0)时|v(n-1)|≤l-2-11。
由于，
v(n)＝x(n)-e(n-1)＝x(n)+v(n-1)-Q[v(n-1)] 方程式(4)
那么，
|v(n)|≤|x(n)|+|v(n-1)-Q[v(n-1)]|≤l-2-10+2-11≤l-2-11 方程式(5)
在这点上，v(n)应具有与x(n)相同的位宽度。
在一些方面中，e(n)的位宽度可表达为：
|e(n)|＝|v(n-1)-Q[v(n-1)]|≤2-11 方程式(6)
在这点上，误差信号e(n)可使用表示在-32*2-15到31*2-15的范围内的数目的6个位。
如图8A中所描绘，将输入分割成MSB[15:5]及LSB[4:0]，此可表达为：
x(n)＝xMSB(n)+xLSB(n) 方程式(7)
经分割DSM的输出可表达为：
y(n)＝yMSB(n)+yLSB(n) 方程式(8)
在时间零处，e(n)＝0，因此
v(0)＝x(0)＝vMSB(0)+VLSB(0) 方程式(9)
在一些方面中，现有级的加法器信号可表达为：
v(n-1)＝vMSB(n-1)+vLSB(n-1) 方程式(10)
接着，
vMSB(n)＝XMSB(n)+vMSB(n-1)-Q[vMSB(n-1)] 方程式(11)
vMSB(n)+vLSB(n)＝x(n)+v(n-1)-Q[vMSB(n-1)]-Q[vLSB(n-1)] 方程式(12)
在一些方面中，MSB及LSB量化可表达为：
Q[vMSB(n)]+Q[vLSB(n)]＝Q[vMSB(n)+vLSB(n)] 方程式(13)
但eMSB(n)＝0，Q[vMSB(n)]＝vMSB(n)＝xMSB(n)，且210vMSB(n)为整数。
接着，
Q[vMSB(n)+vLSB(n)]＝2-10floor[0.5+210vMSB(n)+210vLSB(n)] 方程式(14)
＝vMSB(n)+2-10floor[0.5+210vLSB(n)]＝vMSB(n)+Q[vLSB(n)] 方程式(15)
接着，
v(n)＝vMSB(n)+vLSB(n) 方程式(16)
而且，
eMSB(n)+eLSB(n)＝
Q[vMSB(n)]+Q[vLSB(n)]-(vMSB(n)+vLSB(n))＝
Q[v(n)]-v(n)＝e(n) 方程式(17)
且因此，
yMSB(n)+yLSB(n)＝Q[vMSB(n)]+Q[vLSB(n)]＝Q[v(n)]＝y(n) 方程式(18)
图8B图解说明根据本技术的一或多个实施方案的分割成MSB及LSB路径的DSM 830的另一实例的示意图。然而，可需要所描绘组件中的并非所有组件，且一或多个实 施方案可包含图中未展示的额外组件。可在不背离如本文中所陈述的权利要求书的精神 或范围的情况下使组件的布置及类型变化。可提供额外组件、不同组件或更少组件。
与图8A相比较，可进一步简化用于DSM的经分割架构，如图8B中所展示。DSM 830包含含有LSB提取电路832、加法器836及838、量化器842以及延迟848(“Z-1”)的LSB 信号路径。LSB提取电路832包含限幅电路833及符号运算电路834。量化器842包含加法 器844、限幅电路845及符号运算电路846。DSM 830包含含有MSB提取电路850的MSB信 号路径，MSB提取电路850含有限幅电路851及符号运算电路852。16位输入馈送到LSB 提取电路832及MSB提取电路850。限幅电路833分割出5位LSB的位4低到0，且限幅电路 851分割出11位MSB的剩余位15低到5。符号运算电路834及852中的每一者将输入从无符 号整数转换到带符号整数。符号运算电路834将5位LSB信号馈送到加法器836。延迟848 将其输出馈送到加法器836，使得加法器836产生7位加法器信号，所述7位加法器信号表 示5位LSB信号与来自延迟848的6位延迟信号之间的差。此7位加法器信号馈送到加法器 844及加法器838两者。加法器844的输出在量化之前产生舍入值信号，其表示馈送到加 法器844的7位加法器信号与恒定值(例如，2-11)的组合。通过限幅电路845及符号运算电 路846传递所述舍入值信号以用于量化操作。限幅电路845经配置以从7位输入信号产生1 位经限幅信号。量化器842因此产生量化信号，且将源于反馈信号路径上的量化信号的 误差信号e(n)提供到加法器838。
加法器838产生去往反馈回路滤波器848的误差反馈信号，所述误差反馈信号表示误 差信号e(n)与从加法器836馈送的7位加法器信号之间的差。沿着MSB信号路径产生的11位MSB信号传递到加法器849以用于与从量化器842馈送的LSB信号组合以产生11位输 出信号y(n)。
由于|e(n)|≤2-11，v(n)具有在-16及(31+16)的范围内的值，因此v(n)信号路径仅需要7 个位，且v(n)+2-11具有在0到63的范围内的值。量化器接着将需要限幅[7:5]，但由于输入 在0到63的范围内，因此仅需要MSB(例如，位5)。在一些实施方案中，DSM 830的经分割架构已将关键路径从两个16位加法器(如图8A中所展示)减少到一个7位加法器(例如，834)及一个6位加法器(例如，840)。
图8C图解说明根据本技术的一或多个实施方案的图8B中图解说明的DSM 860的另一实例的示意图。然而，可需要所描绘组件中的并非所有组件，且一或多个实施方案可 包含图中未展示的额外组件。可在不背离如本文中所陈述的权利要求书的精神或范围的 情况下使组件的布置及类型变化。可提供额外组件、不同组件或更少组件。
出于解释目的，将参考图8C仅论述来自图8B中所图解说明的DSM 830的区别性特征。DSM 860包含误差端子861及862以及延迟块864及866。误差端子861可连接到先前 DSM并行级的误差端子，且误差端子862可连接到下一DSM并行级的误差端子。下一 DSM级与先前DSM级之间的互连提供与反馈回路滤波器848的功能类似的功能，且胜过 图8B中所图解说明的DSM架构。在一些方面中，从先前DSM并行级馈送的误差信号可 包含与反馈回路滤波器的延迟类似的延迟。延迟块864可添加于量化器842与MSB/LSB加 法器849之间，且延迟块866可添加在MSB提取电路850之后及MSB/LSB加法器849之前。 与图8B的DSM架构相比较，延迟块864及866通过减少MSB及LSB信号路径中的每一者上 的关键路径而增强DSM 860的定时。
图8D图解说明根据本技术的一或多个实施方案的8分支并行DSM架构880的实例的示意图。然而，可需要所描绘组件中的并非所有组件，且一或多个实施方案可包含图中 未展示的额外组件。可在不背离如本文中所陈述的权利要求书的精神或范围的情况下使 组件的布置及类型变化。可提供额外组件、不同组件或更少组件。
并行DSM架构880包含DSM块882、884、886、888、890、892、894及896以及反馈 回路滤波器898。所述DSM块通过每一DSM块的误差端子并行互连。DSM块882接收第 一16位输入且产生第一11位输出。DSM块896接收第八16位输入且产生第八11位输出。 在一些方面中，反馈回路滤波器(例如，898)使来自最后调制级的误差信号延迟且将经延 迟误差信号馈送到第一调制级。举例来说，来自DSM块882的误差输出信号馈送到反馈 回路滤波器898，反馈回路滤波器898接着将其输出信号馈送到DSM块896的误差输入端 子。剩余DSM块中的每一者接收相应16位输入且产生相应11位输出，而且通过其相应误 差端子与相邻DSM块互连。来自DSM块中的每一者的个别11位流可经多路复用以产生单 个11位流。
图9A图解说明根据本技术的一或多个实施方案的二阶DSM架构900的实例的示意图。然而，可需要所描绘组件中的并非所有组件，且一或多个实施方案可包含图中未展 示的额外组件。可在不背离如本文中所陈述的权利要求书的精神或范围的情况下使组件 的布置及类型变化。可提供额外组件、不同组件或更少组件。
DSM架构900包含加法器902及906、量化器904(“Q”)、延迟908(“Z-1”)、双延 迟912(“Z-2”)及反馈系数910。输入x(n)馈送到加法器902。加法器902的输出产生加法 器信号v(n)，加法器信号v(n)表示输入x(n)、来自反馈系数910的系数信号及来自双延迟 912的回路滤波器误差信号之间的差。加法器信号v(n)馈送到量化器904且馈送到加法器 906。量化器904产生输出信号y(n)，且将源于反馈信号路径上的输出信号y(n)的误差信号 e(n)提供到加法器906。加法器906产生去往延迟908且去往双延迟912的误差反馈信号， 所述误差反馈信号表示误差信号e(n)与加法器信号v(n)之间的差。
可表达如图9A中图解说明的2阶DSM的输入-输出关系：
y(n)＝Q[x(n)-2e(n-1)+e(n-2)] 方程式(19)
y(n)＝x(n)+e(n)-2e(n-1)+e(n-2) 方程式(20)
图9B图解说明根据本技术的一或多个实施方案的二阶DSM 950的并行架构的实例的示意图。然而，可需要所描绘组件中的并非所有组件，且一或多个实施方案可包含图 中未展示的额外组件。可在不背离如本文中所陈述的权利要求书的精神或范围的情况下 使组件的布置及类型变化。可提供额外组件、不同组件或更少组件。
DSM 950包含加法器952、956、964及970、量化器954及962(“Q”)以及延迟958及966(“Z-2”)以及反馈系数960及968。第一输入x(2n)馈送到加法器970，且第二输入x(2n-l)馈送到加法器952。加法器970的输出产生第一加法器信号v(2n)，第一加法器信号v(2n) 表示输入x(2n)、来自反馈系数960的系数信号及来自双延迟966的误差反馈信号之间的 差。第一加法器信号v(2n)馈送到量化器962且馈送到加法器964。量化器962产生输出信 号y(2n)，且将源于反馈信号路径上的输出信号y(2n)的输出误差信号提供到加法器964。 加法器964产生第一误差反馈信号e(2n)且将此信号馈送到双延迟966，所述信号表示输出 误差信号与第一加法器信号v(2n)之间的差。双延迟966将其输出馈送到加法器970且馈送 到反馈系数968。加法器952产生第二加法器信号v(2n-l)，第二加法器信号v(2n-l)表示第 二输入x(2n-l)、来自反馈系数968的系数信号及来自双延迟958的回路滤波器误差信号之 间的差。第二加法器信号v(2n-l)馈送到量化器954且馈送到加法器956。量化器954产生输 出信号y(2n-l)，且将源于反馈信号路径上的输出信号y(2n-l)的输出误差信号提供到加法 器956。加法器956产生第二误差反馈信号e(2n-l)且将此信号馈送到双延迟958且馈送到反馈系数960，所述信号表示第二加法器信号v(2n-1)与输出误差信号之间的差。
在一些实施方案中，图9B的块图式中的两个样本延迟在二分之一的速率下等效于单 个单个样本延迟。并行二阶DSM的输入-输出关系可表达为：
y(2n-1)＝Q[x(2n-1)-2e(2n-2)+e(2n-3)] 方程式(21)
y(2n-1)＝x(2n-1)+e(2n-1)-2e(2n-2)+e(2n-3) 方程式(22)
y(2n)＝Q[x(2n)-2e(2n-1)+e(2n-2)] 方程式(23)
y(2n)＝x(2n)+e(2n)-2e(2n-1)+e(2n-2) 方程式(24)
图10A及10B图解说明根据本技术的一或多个实施方案的内插滤波器的并行架构的 实例的示意图。然而，可需要所描绘组件中的并非所有组件，且一或多个实施方案可包含图中未展示的额外组件。可在不背离如本文中所陈述的权利要求书的精神或范围的情况下使组件的布置及类型变化。可提供额外组件、不同组件或更少组件。
在图10A中，图解说明具有并行架构的内插滤波器1000。内插滤波器1000包含加法器1002及1004、前馈延迟1006以及系数1008及1010。第一输入x(n)馈送到加法器1002且 馈送到前馈延迟1006。第二输入x(n-1)馈送到加法器1002及1004且作为输出信号x(2n-1) 经传递。加法器1002产生馈送到系数1008以产生输出信号0.5(x(n-1)+x(2n))的加法器信号。前馈延迟1006向加法器1004馈送其延迟信号，所述延迟信号还经传递以产生输出信 号x(2n-2)。加法器1004产生馈送到系数1010以产生输出信号0.5(x(2n-l)+x(2n-2))的加法器信号。
在一些实施方案中，内插滤波器1000经配置而以大约4.8GHz的取样速率来操作，但以600MHz的较少速率来计时。内插滤波器1000的系数可设定到0.5的值，但系数值可 取决于实施方案而为任何任意数目。然而，最小化系数(例如，0.5)以最小化内插滤波器 1000的功率及面积。如上文所论述，内插滤波器1000可表示为FIR滤波器，特定来说，3 分接头FIR滤波器。如图10A中图解说明，以一并行程度来转变作为3分接头FIR滤波器的 内插滤波器1000，其中L＝4。在这点上，有效取样速率为大约2.4GHz(或4×600MHz)。
在图10B中，图解说明具有并行架构的内插滤波器1050。内插滤波器1050包含加法器1052、1054、1056及1058、前馈延迟1068、1070及1072以及系数1060、1062、1064及 1066。第一输入x(4n)馈送到前馈延迟1068，前馈延迟1068向加法器1054及1056馈送其延 迟信号，所述延迟信号经传递以产生输出信号x(4n-4)。第二输入x(4n-l)馈送到前馈延迟1070，前馈延迟1070向加法器1056及1058馈送其延迟信号，所述延迟信号经传递以产生 输出信号x(4n-5)。第三输入x(4n-2)馈送到加法器1052且馈送到前馈延迟1072，前馈延迟1072将其延迟信号馈送到加法器1058且还经传递以产生输出信号x(4n-6)。第四输入 x(4n-3)馈送到加法器1052及1054，且还经传递以产生输出信号x(4n-3)。加法器1052产生馈送到系数1060以产生输出信号0.5(x(4n-3)+x(4n-2))的加法器信号。加法器1054产生馈送到系数1062以产生输出信号0.5(x(4n-3)+x(4n-4))的加法器信号。加法器1056产生馈送到系数1064以产生输出信号0.5(x(4n-3)+x(4n-5))的加法器信号。加法器1058产生馈送到系数1066以产生输出信号0.5(x(4n-3)+x(4n-6))的加法器信号。
在一些实施方案中，内插滤波器1050的系数可设定到0.5的值，但系数值可取决于实 施方案而为任何任意数目。内插滤波器1050还可表示为FIR滤波器，特定来说3分接头FIR 滤波器。如图10B中所图解说明，以一并行度来转变作为3分接头FIR滤波器的内插滤波器1050，其中L＝8用以表示八个并行信号输出路径。在一些实施方案中，内插滤波器1000还经配置而以600MHz的速率来计时。在这点上，有效取样速率为大约4.8GHz(或8×600MHz)。
图11A及11B图解说明根据本技术的一或多个实施方案的用于DWA算法的串行及并行架构的实例的示意图。然而，可需要所描绘组件中的并非所有组件，且一或多个实施 方案可包含图中未展示的额外组件。可在不背离如本文中所陈述的权利要求书的精神或 范围的情况下使组件的布置及类型变化。可提供额外组件、不同组件或更少组件。
在一些实施方案中，DWA算法1100经配置而以大约4.8GHz的取样速率来操作，但以600MHz的较少速率来计时。在图11A中，DWA算法1100包含串行电路拓扑，所述串 行电路拓扑包含加法器1102及反馈延迟1104。在一些方面中，加法器1102为6位加法器， 但加法器的位宽度可取决于实施方案而为任何任意值。在一些方面中，反馈延迟1104为 一阶延迟(Z-1)。第一输入x(2n)及第二输入x(2n)馈送到加法器1102。加法器1102将其输出 馈送到反馈延迟1104。反馈延迟1104驱动其延迟信号作为第三输入回到加法器1102，且 还驱动其延迟信号以产生输出信号。所述输出信号可表达为：
shift＝mod(shift+x(2n-1)+x(2n),64)方程式(25)
在图11B中，DWA算法1150包含并行电路拓扑，所述并行电路拓扑包含加法器1152-1、1152-2、1152-3、1152-4及反馈延迟1154。在一些方面中，所述加法器中的每一 者为6位加法器，但加法器的位宽度可取决于实施方案而为任何任意值。在一些方面中， 反馈延迟1154为一阶延迟(Z-1)。第一输入x(2n)及第二输入x(2n)馈送到所述加法器中的每 一者。加法器1152-1将其输出作为第三输入馈送到下一加法器1152-2。加法器1152-2将 其输出作为第三输入馈送到下一加法器1152-3。加法器1152-3将其输出作为第三输入馈 送到最后加法器1152-4。反馈延迟1104驱动其延迟信号作为第三输入回到加法器1152-1。 最后加法器1152-4将其加法器信号馈送到反馈延迟1154。所述加法器中的每一者驱动其 加法器信号以产生多位输出信号的一部分。
图12概念上图解说明可借以实施本技术的一或多个实施方案的电子系统1200。举例 来说，电子系统1200可为网络装置、媒体转换器、桌上型计算机、膝上型计算机、平板 计算机、服务器、交换机、路由器、基站、接收器、电话或一般来说经由网络发射信号 的任何电子装置。此电子系统1200包含各种类型的计算机可读媒体及用于各种其它类型 的计算机可读媒体的接口。在一或多个实施方案中，电子系统1200为无线通信装置118 到132中的一或多者或包含无线通信装置118到132中的一或多者。电子系统1200包含总 线1208、一或多个处理单元1212、系统存储器1204、只读存储器(ROM)1210、永久存储 装置1202、输入装置接口1214、输出装置接口1206及网络接口1216或其子集及变化。
总线1208共同表示以通信方式连接电子系统1200的众多内部装置的所有系统、外围 及芯片集总线。在一或多个实施方案中，总线1208以通信方式连接一或多个处理单元1212与ROM 1210、系统存储器1204及永久存储装置1202。依据这些各种存储器单元， 一或多个处理单元1212检索待执行的指令及待处理的数据以便执行本发明的过程。在不 同实施方案中，一或多个处理单元1212可为单个处理器或多核处理器。
ROM 1210存储一或多个处理单元1212及电子系统的其它模块所需要的静态数据及 指令。另一方面，永久存储装置1202为读取与写入存储器装置。永久存储装置1202为甚至在电子系统1200关断时存储指令及数据的非易失性存储器单元。本发明的一或多个实施方案使用大容量存储装置(例如磁盘或光盘及其对应磁盘驱动器)作为永久存储装置1202。
其它实施方案使用可装卸存储装置(例如软盘、闪存驱动器及其对应磁盘驱动器)作 为永久存储装置1202。与永久存储装置1202相似，系统存储器1204为读取与写入存储器装置。然而，与永久存储装置1202不同，系统存储器1204为易失性读取与写入存储器， 例如随机存取存储器。系统存储器1204存储一或多个处理单元1212在运行时需要的指令 及数据中的任一者。在一或多个实施方案中，本发明的过程存储于系统存储器1204、永 久存储装置1202及/或ROM 1210中。一或多个处理单元1212从这些各种存储器单元检索 待执行的指令及待处理的数据以便执行一或多个实施方案的过程。
总线1208还连接到输入装置接口1214及输出装置接口1206。输入装置接口1214使得 用户能够向电子系统传递信息且选择命令。举例来说，与输入装置接口1214一起使用的输入装置包含字母数字键盘及指向装置(还称为“光标控制装置”)。举例来说，输出装 置接口1206使得能够显示由电子系统1200产生的图像。举例来说，与输出装置接口1206 一起使用的输出装置包含打印机及显示装置，例如液晶显示器(LCD)、发光二极管(LED) 显示器、有机发光二极管(OLED)显示器、柔性显示器、扁平面板显示器、固态显示器、 投影机或用于输出信息的任何其它装置。一或多个实施方案包含用作输入装置及输出装 置两者的装置，例如触摸屏。在这些实施方案中，提供给用户的反馈可为任何形式的感 觉反馈，例如视觉反馈、听觉反馈或触觉反馈；且可以任何形式接收来自用户的输入， 包含听觉、语音或触觉输入。
最后，如图12中所展示，总线1208还通过一或多个网络接口1216将电子系统1200耦 合到一或多个网络(未展示)。以此方式，计算机可为计算机的一或多个网络的一部分(例 如局域网(“LAN”)、广域网(“WAN”)或内联网或者若干网络中的一网络，例如因特 网。电子系统1200的任何或所有组件可连同本发明来使用。
可使用编码一或多个指令的有形计算机可读存储媒体(或一或多个类型的多个有形 计算机可读存储媒体)部分地或完全地实现在本发明的范围内的实施方案。所述有形计算 机可读存储媒体还可本质上为非暂时的。
计算机可读存储媒体可为可被通用或专用计算装置(包含能够执行指令的任何处理 电子器件及/或处理电路)读取、写入或以其它方式存取的任何存储媒体。举例来说，在不具限制的情况下，计算机可读媒体可包含任何易失性半导体存储器，例如RAM、 DRAM、SRAM、T-RAM、Z-RAM及TTRAM。计算机可读媒体还可包含任何非易失性 半导体存储器，例如ROM、PROM、EPROM、EEPROM、NVRAM、闪存、nvSRAM、 FeRAM、FeTRAM、MRAM、PRAM、CBRAM、SONOS、RRAM、NRAM、赛道存储 器、FJG及千足虫存储器。
此外，计算机可读存储媒体可包含任何非半导体存储器，例如光盘存储区、磁盘存储区、磁带、其它磁性存储装置或能够存储一或多个指令的任何其它媒体。在一些实施 方案中，有形计算机可读存储媒体可直接耦合到计算装置，而在其它实施方案中，有形 计算机可读存储媒体可(例如)经由一或多个有线连接、一或多个无线连接或其任一组合 间接耦合到计算装置。
指令可为可直接执行的或可用于形成可执行指令。举例来说，指令可实现为可执行 或非可执行机器代码或实现为可经编译以产生可执行或非可执行机器代码的呈高阶语言形式的指令。此外，指令还可实现为或可包含数据。还可以任一格式来组织计算机可 执行指令，包含例程、子例程、程序、数据结构、对象、模块、应用程序、小程序、功 能等。如所属领域的技术人员所认识到，包含但不限于指令数目、结构、序列及组织的 细节可在不使基础逻辑、功能、处理及输出变化的情况下显著变化。
虽然以上论述主要是指微处理器或执行软件的多核处理器，但由例如专用集成电路 (ASIC)或现场可编程门阵列(FPGA)的一或多个集成电路执行一或多个实施方案。在一或 多个实施方案中，此些集成电路执行存储于电路自身上的指令。
所属领域的技术人员将了解，本文中所描述的各种说明性块、模块、元件、组件、方法及算法可实施为电子硬件、计算机软件或两者的组合。为了图解说明硬件与软件的 此可互换性，上文通常已就其功能性来描述了各种说明性块、模块、元件、组件、方法 及算法。此功能性是实施为硬件还是软件取决于特定应用及施加于总体系统上的设计约 束。技术人员可针对每一特定应用以变化的方式实施所描述的功能性。可以不同方式布 置(例如，以不同次序布置或以不同方式分割)各种组件及块，所有这些均不背离本技术 的范围。
应理解，所揭示的过程中的方框的任何特定次序或层次是对实例性方法的图解。基 于设计偏好，应理解，可重新布置所述过程中的方框的特定次序或层次或可执行所有所图解说明方框。可同时执行所述方框中的任何方框。在一或多个实施方案中，多任务处 理及并行处理可为有利的。此外，不应将在上文所描述的实施例中的各种系统组件的分 离理解为在所有实施例中需要此分离，且应理解，通常可将所描述的程序组件及系统一 起集成于单个软件产品中或封装到多个软件产品中。
如此说明书及此申请案的任何权利要求书中所使用，术语“基站”、“接收器”、 “计算机”、“服务器”、“处理器”及“存储器”全部是指电子或其它技术装置。这 些术语不包含人或人群。出于规范的目的，术语“显示(display或displaying)”意味显示 于电子装置上。
如本文中所使用，在一系列物项之前的短语“…中的至少一者”(其中术语“及”或“或”用以将所述物项中的任何者分开)修饰作为整体的列表，而非列表的每一成员(例 如，每一物项)。短语“…中的至少一者”不需要选择每一所列出物项中的至少一者；确 切来说，所述短语允许包含所述物项中的任一者中的至少一者及/或物项的任一组合中的 至少一者及/或所述物项中的每一者中的至少一者的含义。通过实例方式，短语“A、B 及C中的至少一者”或“A、B或C中的至少一者”各自是指仅A、仅B或仅C；A、B及C 的任一组合；及/或A、B及C中的每一者中的至少一者。
谓语“经配置以”、“可操作以”及“经编程以”并不暗示对对象的任何特定有形 或无形修饰，而是打算可互换使用。在一或多个实施方案中，经配置以监视并控制组件 的操作的处理器还可意指经编程以监视并控制所述操作的处理器或可操作以监视并控 制所述操作的处理器。同样地，经配置以执行代码的处理器可构造为经编程以执行代码 或可操作以执行代码的处理器。
例如方面、所述方面、另一方面、一些方面、一或多个方面、实施方案、所述实施 方案、另一实施方案、一些实施方案、一或多个实施方案、实施例、所述实施例、另一 实施例、一些实施例、一或多个实施例、配置、所述配置、另一配置、一些配置、一或 多个配置、本技术、发明、本发明、其其它变化及类似者的短语是为了方便且不暗示与 此些术语有关的发明对于本技术为必需的或此发明适用于本技术的所有配置。与此些术 语有关的发明可适用于所有配置或者一或多个配置。与此些术语有关的发明可提供一或 多个实例。例如方面或一些方面的短语可能是指一或多个方面，且反之亦然，且此类似 地适用于其它前述短语。
本文中使用词语“示范性”意指“用作实例、例子或图解说明”。在本文中描述为“示范性”或描述为“实例”的任何实施例不必理解为较其它实施例为优选或有利的。 此外，就在具体实施方式或权利要求书中使用术语“包含”、“具有”等来说，此术语 打算以类似于术语“包括”在“包括”用作权利要求中的过渡词时所解释的意义的方式 为包含性。
所属领域的技术人员已知的或后来知晓的在本发明通篇描述的各种方面的要素的 所有结构及功能等效物明确地以引用的方式并入本文中且打算由权利要求书涵盖。此外，本文中所揭示的任何内容均不打算致力于公共的，而不管此发明是否明确地叙述于 权利要求书中。任何权利要求要素将不根据35U.S.C.§112第6项的规定来解释，除非 所述要素使用短语“用于…的构件”来明确地叙述，或者在方法权利要求的情况中，所 述要素使用短语“用于…的步骤”来叙述。
提供先前说明以使得任何所属领域的技术人员能够实践本文中所描述的各种方面。 所属领域的技术人员将容易明了对这些方面的各种修改，且本文中所界定的通用原理可 应用于其它方面。因此，权利要求书并不打算限于本文中所展示的方面，而是应被赋予与语言权利要求相一致的全部范围，其中以单数形式对要素的提及并不打算意指“一个 且仅一个”(除非具体如此陈述)，而是意指“一或多个”。除非另有具体陈述，否则术 语“一些”是指一或多个。男性代词(例如，他的)包含女性及中性性别(例如，她的及它 的)，且反之亦然。标题及子标题(如果存在)仅出于方便而使用且不限制本发明。

Claims (19)

1.一种发射器装置，其包括：
多个发射器链电路，其经配置以分别接收具有第一频率的传入分量信号且在数字域中产生具有比所述第一频率大的第二频率的传出发射信号，其中使用经由所述多个发射器链电路中的每一者中的预定数目个内插滤波器级以预定取样速率同时被处理的多个流将所述传入分量信号上取样到所述第二频率；及
串行化器，其经配置以在模拟域中将来自所述多个发射器链电路的所述传出发射信号组合成具有比所述第二频率大的第三频率的串行化发射信号。
2.根据权利要求1所述的发射器装置，其中所述多个发射器链电路中的每一者包括：
内插链电路，其包括所述预定数目个内插滤波器级且经配置以借助所述内插滤波器级中的每一者中的内插滤波器将所述多个流中的每一者的所述传入分量信号重新取样以针对所述多个流中的每一者产生经内插信号。
3.根据权利要求2所述的发射器装置，其中所述多个发射器链电路中的每一者包括：
第一增量总和调制器，其连接到所述内插链电路的输出且经配置以将所述多个流中的每一者的具有第一位宽度的所述经内插信号量化为具有比所述多个流中的每一者的所述第一位宽度小的第二位宽度的第一量化信号。
4.根据权利要求3所述的发射器装置，其中所述多个发射器链电路中的每一者包括：
第二增量总和调制器，其连接到所述第一增量总和调制器的输出且经配置以将所述多个流中的每一者的所述第一量化信号划分成用于所述多个流中的每一者的单独信号路径上的经划分量化信号，其中所述经划分量化信号中的每一者具有比所述第二位宽度小的第三位宽度。
5.根据权利要求4所述的发射器装置，其中所述多个发射器链电路中的每一者包括：
数字增益电路，其连接到所述第二增量总和调制器且经配置以将增益操作应用于所述经划分量化信号中的至少一者。
6.根据权利要求5所述的发射器装置，其中所述经划分量化信号包括具有第一位次序的第一经划分量化信号及具有不同于所述第一位次序的第二位次序的第二经划分量化信号。
7.根据权利要求6所述的发射器装置，其中所述第一位次序对应于最高有效位MSB信号路径且所述第二位次序对应于最低有效位LSB信号路径，且其中所述数字增益电路将所述增益操作应用于所述LSB信号路径上的所述第二经划分量化信号以补偿连接到所述串行化器的数/模转换装置的输入处的MSB/LSB失配。
8.根据权利要求7所述的发射器装置，其中所述多个发射器链电路中的每一者包括：
数据加权平均DWA电路，其连接到所述数字增益电路且经配置以使用带通DWA算法来执行移位操作，
其中所述DWA电路经配置以将所述MSB及LSB信号路径中的每一者划分成单独信号路径上的偶数样本及奇数样本，且其中所述DWA电路包含逻辑电路以借助符号运算允许所述MSB及LSB信号路径中的每一者的所述偶数样本通过且对所述MSB及LSB信号路径中的每一者的所述奇数样本进行求反。
9.根据权利要求8所述的发射器装置，其中所述DWA电路包含逻辑电路以执行温度计转换且经配置以借助所述温度计转换来转换所述多个流中的每一者的所述MSB及LSB信号路径以针对所述多个流中的每一者产生温度计数据，且其中所述温度计数据具有比所述第三位宽度大的第四位宽度。
10.根据权利要求9所述的发射器装置，其中使用对数移位器将所述温度计数据循环地移位，且其中使用所述DWA电路的所述带通DWA算法计算关于所述对数移位器的所述移位操作。
11.根据权利要求8所述的发射器装置，其中所述多个发射器链电路中的每一者包括：
桶形移位器，其连接到所述DWA电路且经配置以使来自所述DWA电路的信令移位任意数目个位位置；及
并行/串行转换器，其连接到所述桶形移位器且经配置以将来自所述多个发射器链电路中的每一者的所述多个流组合成所述多个发射器链电路中的每一者的多个串行化流，其中所述多个串行化流中的每一者对应于差分同相及正交分量信号中的一者。
12.根据权利要求11所述的发射器装置，其进一步包括：
时钟产生电路，其经配置以产生M数目个本机振荡LO时钟信号，其中所述LO时钟信号中的每一者被延迟移位时钟循环的1/M，其中M为正整数；
同步电路，其经配置以基于所述LO时钟信号而产生同步信号且将所述同步信号驱动到所述多个发射器链电路以用于确立所述多个发射器链电路中的每一者中的同步状态；及
多路复用器控制电路，其连接到所述时钟产生电路及所述串行化器且经配置以基于所述LO时钟信号中的每一者的相位而将多个控制选择信号提供到所述串行化器。
13.根据权利要求12所述的发射器装置，其中由存储装置或基带调制器将所述传入分量信号馈送到所述多个发射器链电路中的每一者。
14.根据权利要求12所述的发射器装置，其中所述串行化器将所述多个串行化流转换为所述串行化发射信号，其中所述多个串行化流中的每一者根据与所述多个控制选择信号中的一者对应的次序布置于所述串行化发射信号中，且其中所述串行化器经由电感器-电容器网络将所述串行化发射信号馈送到天线。
15.根据权利要求1所述的发射器装置，其中所述多个发射器链电路中的每一者经配置以分别接收差分同相及正交分量信号。
16.一种发射器系统，其包括：
第一发射器链电路，其经配置以处理载运具有第一频率的差分同相分量信号的第一多个流且在数字域中产生具有比所述第一频率大的第二频率的传出差分同相I发射信号；
第二发射器链电路，其经配置以在所述第一频率下处理载运差分正交Q分量信号的第二多个流且在所述数字域中在所述第二频率下产生传出差分正交发射信号；及
串行化器，其经配置以在模拟域中将所述传出I/Q分量信号组合成具有比所述第二频率大的第三频率的串行化发射信号，
其中经由所述第一及第二发射器链电路中的每一者中的预定数目个内插滤波器级以预定取样速率将所述第一及第二多个流同时上取样到所述第二频率。
17.根据权利要求16所述的发射器系统，其中所述第一及第二发射器链电路中的每一者包括：
内插链电路，其包括所述预定数目个内插滤波器级且经配置以借助所述内插滤波器级中的每一者中的相应内插滤波器将所述第一及第二多个流中的每一者重新取样以针对所述第一及第二多个流中的每一者产生经内插信号。
18.根据权利要求17所述的发射器系统，其中所述第一及第二发射器链电路中的每一者包括：
第一增量总和调制器，其连接到所述内插链电路的输出且经配置以将所述第一及第二多个流中的每一者的具有第一位宽度的所述经内插信号量化为具有比所述第一及第二多个流中的每一者的所述第一位宽度小的第二位宽度的第一量化信号；及
第二增量总和调制器，其连接到所述第一增量总和调制器的输出且经配置以将所述第一及第二多个流中的每一者的所述第一量化信号划分成用于所述第一及第二多个流中的每一者的单独信号路径上的经划分量化信号，其中所述经划分量化信号中的每一者具有比所述第二位宽度小的第三位宽度。
19.一种用于发射信号的装置，其包括：
用于使用经由预定数目个内插滤波器级以预定取样速率同时被处理的多个流将具有第一频率的传入分量信号上取样以在数字域中产生具有比所述第一频率大的第二频率的传出发射信号的构件；
用于在模拟域中将所述传出发射信号组合成具有比所述第二频率大的第三频率的串行化发射信号的构件；及
用于提供所述串行化发射信号以用于发射的构件。
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