[go: up one dir, main page]

CN111477677B - 二极管结构及其制造方法 - Google Patents

二极管结构及其制造方法 Download PDF

Info

Publication number
CN111477677B
CN111477677B CN202010459141.5A CN202010459141A CN111477677B CN 111477677 B CN111477677 B CN 111477677B CN 202010459141 A CN202010459141 A CN 202010459141A CN 111477677 B CN111477677 B CN 111477677B
Authority
CN
China
Prior art keywords
layer
semiconductor layer
barrier
silicon layer
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010459141.5A
Other languages
English (en)
Other versions
CN111477677A (zh
Inventor
罗国丰
林仲汉
吴丞恩
朱煜
庄豪仁
许延有
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Times Full Core Storage Technology Co ltd
Original Assignee
Beijing Times Full Core Storage Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Times Full Core Storage Technology Co ltd filed Critical Beijing Times Full Core Storage Technology Co ltd
Priority to CN202010459141.5A priority Critical patent/CN111477677B/zh
Priority to US16/931,464 priority patent/US20210376186A1/en
Publication of CN111477677A publication Critical patent/CN111477677A/zh
Application granted granted Critical
Publication of CN111477677B publication Critical patent/CN111477677B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/052—Light-emitting semiconductor devices having Schottky type light-emitting regions; Light emitting semiconductor devices having Metal-Insulator-Semiconductor type light-emitting regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/041—Manufacture or treatment of multilayer diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/045—Manufacture or treatment of PN junction diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/831—Electrodes characterised by their shape
    • H10H20/8314—Electrodes characterised by their shape extending at least partially onto an outer side surface of the bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/83—Electrodes
    • H10H20/832—Electrodes characterised by their material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/881—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being a two-dimensional material
    • H10D62/882—Graphene

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

一种二极管结构及其制造方法，二极管结构包含基板、柱体堆叠、以及第一阻障层。柱体堆叠设于基板上，其中柱体堆叠包含第一半导体层、硅层、以及第二半导体。第二半导体层与第一半导体层分别掺杂不同的掺质，第二半导体层与第一半导体层的电性不同。第一阻障层设于第一半导体层与硅层之间，其中第一阻障层具有扩散阻障性以阻挡第一半导体层的掺质进入硅层，可以减少第一半导体层的掺质浓度的损失。

Description

二极管结构及其制造方法
技术领域
本发明是有关于一种二极管结构及其制造方法，特别有关于一种具有阻障层的二极管结构及其制造方法。
背景技术
二极管为一种熟悉的半导体装置，通常使用于电子应用中，例如电源电路或电压转换器。一般而言，二极管的结构至少包含第一半导体层、第二半导体层以及位于上述二者之间的其他层。第一半导体层及第二半导体层常掺有三价或五价元素掺质以维持电性，例如P型或N型掺质。然而，在后续的高温制程中，掺质容易爱到热能，而往其他层扩散，进而造成掺杂区的掺质浓度的损失。
因此，目前需要一种可以维持掺杂区的掺质浓度的二极管结构。
发明内容
根据本发明的多个实施例，提供一种二极管结构，包含：基板、柱体堆叠、以及第一阻障层。柱体堆叠设于基板上，其中柱体堆叠包含第一半导体层、硅层、以及第二半导体。第二半导体层与第一半导体层分别掺杂不同的掺质，第二半导体层与第一半导体层的电性不同。第一阻障层设于第一半导体层与硅层之间，其中第一阻障层具有扩散阻障性以阻挡第一半导体层的掺质进入硅层。
根据本发明的一些实施例，柱体堆叠自基板按递升次序包含：第一半导体层、第一阻障层、硅层、以及第二半导体层。
根据本发明的一些实施例，柱体堆叠还包含电极层，电极层设于第一半导体层与基板之间。
根据本发明的一些实施例，柱体堆叠自基板按递升次序包含：第二半导体层、硅层、第一阻障层、以及第一半导体层。
根据本发明的一些实施例，柱体堆叠还包含第二阻障层，柱体堆叠自基板按递升次序包含第一半导体层、第一阻障层、硅层、第二阻障层、以及第二半导体层。第二阻障层具有扩散阻障性以阻挡第二半导体层的掺质进入硅层。
根据本发明的一些实施例，第二阻障层由石墨烯、Ni、W、Ti、TiN、PtSi、Mo、TiS2、CoSi2、NiSi、或NiPtSi制成。
根据本发明的一些实施例，第一阻障层由导电材料制成。
根据本发明的一些实施例，第一阻障层由石墨烯、Ni、W、Ti、TiN、PtSi、Mo、TiS2、CoSi2、NiSi、或NiPtSi制成。
根据本发明的一些实施例，第一阻障层的厚度在10埃至50埃的范围内。
根据本发明的一些实施例，第一半导体层及第二半导体层各具有掺杂剂量介于10E17 atom/cm2至10E21 atom/cm2之间。
根据本发明的一些实施例，硅层的掺杂剂量低于第一半导体层或第二半导体层的掺杂剂量。
根据本发明的一些实施例，硅层的掺杂剂量介于10E14 atom/cm2至10E16atom/cm2之间。
根据本发明的多个实施例，提供一种二极管结构的制造方法，包含：提供基板；形成堆叠于基板上；以及图案化堆叠为多个柱体堆叠，其中柱体堆叠位于基板上。形成堆叠于基板包含：形成电极层于基板上；形成第一半导体层于电极层上；形成第一阻障层在第一半导体层上。
根据本发明的一些实施例，在形成第一阻障层在第一半导体层上之后，形成第一硅层于第一阻障层上；进行离子植入制程于第一硅层的顶面，以自第一硅层的顶表面至深度之间形成第二半导体层，其中第二半导体层与第一半导体层的电性不同；以及各柱体堆叠自基板按递升次序包含：电极层、第一半导体层、第一阻障层、第一硅层、以及第二半导体层。
根据本发明的一些实施例，形成堆叠还包含：在形成第一阻障层在第一半导体层上之后，形成第一硅层于第一阻障层上；形成第二阻障层于第一硅层上；形成第二硅层于第二阻障上；进行离子植入制程于第二硅层，从而第二硅层形成第二半导体层，其中第二半导体层与第一半导体层的电性不同；以及各柱体堆叠自基板按递升次序包含：电极层、第一半导体层、第一阻障层、第一硅层、第二阻障层、以及第二半导体层。
根据本发明的一些实施例，形成第一半导体层包含：形成非晶硅层；执行离子植入制程于非晶硅层，从而非晶硅层形成掺杂非晶硅层；执行结晶化于掺杂非晶硅层，从而掺杂非晶硅层形成第一半导体层；以及执行平坦化制程于第一半导体层。
根据本发明的一些实施例，形成第一半导体层包含：形成掺杂非晶硅层；执行结晶化于掺杂非晶硅层，从而掺杂非晶硅层形成第一半导体层；以及执行平坦化制程于第一半导体层。
根据本发明的多个实施例，提供一种二极管结构的制造方法，包含：提供基板；形成堆叠于基板上；以及图案化堆叠为多个柱体堆叠，其中柱体堆叠位于基板上。形成堆叠于基板上包含：形成电极层于基板上；形成第一半导体层于电极层上；形成第一硅层于第一半导体层上；形成第一阻障层在第一硅层上。
根据本发明的一些实施例，形成堆叠还包含：形成第一阻障层在第一硅层上之后，形成第二硅层在第一阻障层上；以及进行离子植入制程于第二硅层，从而第二硅层形成第二半导体层，其中第二半导体层与第一半导体层的电性不同；以及各柱体堆叠自基板按递升次序包含：电极层、第一半导体层、第一硅层、第一阻障层、以及第二半导体层。
根据本发明的一些实施例，所述制造方法还包含：形成第一半导体层之后，形成第一硅层之前，执行平坦化制程于第一半导体层。
附图说明
为使本发明的上述和其他目的、特征、优点与实施例能更明显易懂，请详阅以下的详细叙述并搭配对应的附图。
图1绘示根据本发明内容的一些实施例的二极管结构的制造方法流程图；
图2至图5绘示根据本发明的一些实施例的二极管结构的制造方法的各阶段的剖示图；
图6A至图6C绘示根据本发明的一些实施例的二极管结构的制造方法的各阶段的剖示图；
图7A至图7C绘示根据本发明的一些实施例的二极管结构的制造方法的各阶段的剖示图；
图8A至图8C绘示根据本发明的一些实施例的二极管结构的制造方法的各阶段的剖示图；
图9至图11绘示根据本发明的一些实施例的二极管结构。
【符号说明】
100:基板
120:电极层
141:掺杂非晶硅层
142:第一半导体层
160:第一阻障层
162:第二阻障层
180:第一硅层
180T:顶表面
181:硅层
182:第二硅层
190:第二半导体层
500A，600A，700A，500B，600B，700B:堆叠
501，601，701，500C，600C，700C:柱体堆叠
508，608，708:二极管结构
M：深度
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，而无意于进行限制。例如，在下面的描述中，在第二特征上或之上的第一特征的形成可以包括第一和第二特征直接接触形成的实施例，并且还可以包括在第二特征之间形成附加特征的实施例。第一和第二特征，使得第一和第二特征可以不直接接触。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
如本文所用，“大约”，“大约”，“大约”或“基本上”应通常是指给定值或范围的百分之二十以内，或百分之十以内或百分之五以内。在此给出的数值是近似的，意味着如果没有明确说明，则可以推断出术语“大约”，“大约”，“大约”或“基本上”。在实施方式与申请专利范围中，除非内文中对于冠词有所特别限定，否则“一”与“该”可泛指单一个或复数个。
本发明提供一种二极管结构，包含第一半导体层、第二半导体层，以及位于第一半导体层及第二半导体层之间的硅层。第一半导体层及第二半导体层各掺有三价或五价元素掺质以维持电性。在第一半导体层与硅层之间设置阻障层，以阻障第一半导体层的掺质扩散至硅层，可以减少第一半导体层的掺质浓度的损失。更进一步，也可以在第二半导体层与硅层之间再设置阻障层，以阻障第二半导体层的掺质扩散至硅层，可以减少第二半导体层的掺质浓度的损失。
图1绘示根据本发明的一些实施例的二极管结构的制造方法M100流程图。如图1所示，方法M100包含操作S102、操作S104、以及操作S106。
图2至图5绘示根据本发明的一些实施例的二极管结构的制造方法M100的各阶段的剖示图。
参照操作S102，如图2所示，提供基板100。在一些实施例中，基板100可为硅基板、含硅基板、三五族覆硅基板(例如GaN-on-silicon)或其他半导体基板。
如图2所示，形成电极层120在基板100上。在一些实施例中，电极层120可通过沉积形成，其材料包括金、铬、镍、铂、钛、铝、铑、上述的组合或其它导电性佳的金属材料。
如图3所示，形成电极层120之后，形成第一半导体层142在电极层120上。在一些实施例中，第一半导体层142可以为N型半导体。在一些实施例中，第一半导体层142为多晶硅N型硅(poly-Si：n)层。
在一些实施例中，形成多晶硅N型硅层包含，如图2所示，形成掺杂非晶硅层141在电极层120上，接着执行结晶化于掺杂非晶硅层141，从而掺杂非晶硅层141形成第一半导体层142如图3所示。
详细地说，使用化学气相沉积法将非晶硅N型硅(αSi：n)层直接沉积在电极层120上，接着，然后使用退火制程以结晶沉积层，从而非晶硅N型硅层形成多晶硅N型硅层。
在其他实施例中，非晶硅N型硅层是以离子植入而形成。例如，形成非晶硅层(未绘示)，接着，执行离子植入制程于非晶硅层，从而非晶硅层形成掺杂非晶硅层141如图2所示，接着，执行结晶化于掺杂非晶硅层141，从而掺杂非晶硅层141形成第一半导体层142。
在一些实施例中，结晶化制程使用退火制程，是使用诸如，但不限于，在加热炉中加热、快速热处理(RTP)、激光退火、或形成气体退火(forming gas annealing,FGA)技术来实现。
在一些实施例中，第一半导体层142具有掺杂剂量介于10E17 atom/cm2至10E21atom/cm2之间。较佳的范围在10E19 atom/cm2至10E20 atom/cm2之内。
同时参照图3及图4，形成第一半导体层142之后，对第一半导体层142执行平坦化制程。详细地说，执行结晶化于掺杂非晶硅层141之后，形成的第一半导体层142常带有粗糙表面(即不平坦的表面)。在一些实施例中，使用平坦化制程，例如：化学机械研磨，将第一半导体层142的表面平坦化。
如图5所示，形成第一半导体层142之后，形成第一阻障层160在第一半导体层142上。在一些实施例中，第一阻障层160可以由导电材料制成。在其他实施例中，第一阻障层160由石墨烯、Ni、W、Ti、TiN、PtSi、Mo、TiS2、CoSi2、NiSi、或NiPtSi制成。较佳的材料为CoSi2、NiSi、或NiPtSi。应注意，与一般导电材料比较，石墨烯具有极佳的导电性与导热性。因此，若第一阻障层160由石墨烯制成，石墨烯不仅可以阻障掺质扩散，石墨烯亦有助于降低电阻值、提升二极管的导电性能。另外，随着二极管元件在晶片上的密度持续提高的趋势，二极管结构越来越容易产生大量的热，在二极管结构中使用石墨烯作为第一阻障层160可以将二极管运作时所产生的热予以消散。
在一些实施例中，第一阻障层160的厚度在10埃至50埃的范围内。较佳的范围10埃至20埃之内。例如，12埃、14埃、16埃、以及18埃。
在一些实施例中，第一阻障层160可通过化学气相沉积、有机金属化学气相沉积、物理气相沉积、原子层沉积、脉冲激光沉积、蒸镀(evaporation)或溅镀(sputtering)或其它任何适合方式形成。
图6A至图6C绘示根据本发明的一些实施例的二极管结构的制造方法M100的各阶段的剖示图。
如图6A所示，形成第一硅层180于第一阻障层160上。在一些实施例中，第一硅层180为本质(intrinsic)硅层，通过沉积制程来形成，诸如，但不限于，化学气相沉积(CVD)、电浆增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、或物理气相沉积(PVD)。
如图6B所示，进行离子植入制程于第一硅层180的顶表面180T，以自第一硅层180的顶表面180T至深度M之间形成第二半导体层190。
在一些实施例中，第二半导体190为P型半导体层。详细地说，进行离子植入制程于第一硅层180，以植入P型杂质，借此将第一硅层180的顶表面180T至深度M之间掺杂为P型半导体层。
在一些实施例中，第二半导体层190具有掺杂剂量介于10E17 atom/cm2至10E21atom/cm2之间。较佳的范围在10E19 atom/cm2至10E20 atom/cm2之间。
在一些实施例中，第二半导体层190与第一半导体层142的电性不同。例如，第一半导体层142可为N型半导体层，且第二半导体层190可为P型半导体层。然而，于其他的实施例，第一半导体层142亦可为P型半导体层，且第二半导体层190可为N型半导体层，惟第一半导体层142与第二半导体层190具不同电性以形成二极管即可。
在一些实施例中，第一硅层180可以具有微掺杂。在一些实施例中，掺杂剂量介于10E14 atom/cm2至10E16 atom/cm2之间。在一些实施例中，第一硅层180的掺杂剂量低于第一半导体层142或第二半导体层190的掺杂剂量。
参照操作S104，如图6B所示，形成堆叠500B在基板100上。详细地说，堆叠500B包含：电极层120、第一半导体层142、第一阻障层160、第一硅层180、以及第二半导体层190。
参照操作S106，如图6C所示，图案化堆叠500B为多个柱体堆叠500C，其中柱体堆叠500C位于基板100上，各柱体堆叠500C自基板100按递升次序包含：电极层120、第一半导体层142、第一阻障层160、第一硅层180、以及第二半导体层190。
详细地说，使用图案化制程，例如一或多个的微影及蚀刻制程，将堆叠500B图案化为多个柱体堆叠500C。在一些实施例中，在图案化堆叠500B上方使用一或多个硬罩幕(HardMask)(未绘示)来进行蚀刻制程。
值得注意的是，第一阻障层160具有扩散阻障性以阻挡第一半导体层142的掺质进入第一硅层180。详细地说，第一半导体层142经掺杂具有特定的掺质浓度与特定的掺质轮廓，因此第一半导体层142与第一硅层180之间具有掺质浓度梯度，在后续的高温制程中，例如沉积制程，掺质可能受到热能驱动，进而从第一半导体层142扩散至第一硅层180，造成二极管结构的第一半导体层142中掺质浓度的损失及掺质轮廓的改变，并影响二极管结构的记忆保持能力(retention)。通过设置第一阻障层160在第一半导体层142与第一硅层180之间，可以避免第一半导体层142中的掺质浓度的损失、维持其中的掺质轮廓、改善二极管结构的记忆保持能力。
根据本发明的另一个态样，更进一步地，可以在二极管结构中加入第二阻障层，夹置于第二半导体层190与第一硅层180之间，以阻挡第二半导体层190的掺质扩散至第一硅层180。
图7A至图7C绘示根据本发明的一些实施例的二极管结构的制造方法的各阶段的剖示图。
根据本发明的另一个态样，如图7A所示，形成堆叠600A。图7A与图6A的差异在于，图7A的堆叠600A还包含第二阻障层162。详细地说，形成堆叠600A包含：形成第一硅层180于第一阻障层160上、形成第二阻障层162于第一硅层180上、以及形成第二硅层182于第二阻障层162上。形成第二硅层182的方法与形成第一硅层180相同，形成第二阻障层162的方法与第一阻障层160相同，请参照上文所述，在此不赘述。
在一些实施例中，第二阻障层162可以由导电材料制成。在其他实施例中，第二阻障层162由石墨烯、Ni、W、Ti、TiN、PtSi、Mo、TiS2、CoSi2、NiSi、或NiPtSi制成。较佳的材料为CoSi2、NiSi、或NiPtSi。
在一些实施例中，第二阻障层162的厚度在10埃至50埃的范围内。较佳的范围10埃至20埃之内。例如，12埃、14埃、16埃、以及18埃。
在一些实施例中，第一阻障160层与第二阻障层162可以为相同或不同的材料。在一些实施例中，第一阻障层160与第二阻障层162的厚度实质上相等。
接着，如图7B所示。类似于图6B，进行离子植入制程于第二硅层182，从而第二硅层182形成第二半导体层190。
如图7C所示，类似于图6C，图案化堆叠600B为多个柱体堆叠600C，柱体堆叠600C位于基板100上，各柱体堆叠600C自基板100按递升次序包含：电极层120、第一半导体层142、第一阻障层160、第一硅层180、第二阻障层162、以及第二半导体层190。
图8A至图8C绘示根据本发明的一些实施例的二极管结构的制造方法的各阶段的剖示图。
根据本发明的另一个态样，如图8A所示，形成堆叠700A。图8A与图6A的差异在于，图8A的堆叠700A的第一阻障层160位于第一硅层180上。
详细地说，如图8A所示，形成堆叠700A包含：形成电极层120于基板100上；形成第一半导体层142于电极层120上；形成第一硅层180于第一半导体层142上；形成第一阻障层160在第一硅层180上；形成第二硅层182于第一阻障层160上。
形成电极层120、第一半导体层142、第一硅层180、及第一阻障层160分别如图2至图5的方法，在此不赘述。在一些实施例中，形成第一半导体层142之后，形成第一硅层180之前，执行平坦化制程于第一半导体层142。
如图8B所示，类似于图6B的说明，进行离子植入制程于第二硅层182，从而第二硅层182形成第二半导体层190。
如图8C所示，类似于图6C的说明，图案化堆叠700B为多个柱体堆叠700C，柱体堆叠700C位于基板100上，各柱体堆叠700C自基板100按递升次序包含：电极层120、第一半导体层142、第一硅层180、第一阻障层160、以及第二半导体层190。
图9至图11绘示根据本发明的一些实施例的二极管结构508、608、708。
如图9所示，一种二极管结构508，包含：基板100、柱体堆叠501、以及第一阻障层160。柱体堆叠501设于基板100上。在一些实施例中，柱体堆叠501包含第一半导体层142、硅层181、以及第二半导体190。第二半导体层190与第一半导体层142分别掺杂不同的掺质，第二半导体层190与第一半导体层142的电性不同以形成二极管。第一阻障层160设于第一半导体层142与硅层181之间。在一些实施例中，第一阻障层160具有扩散阻障性以阻挡第一半导体层142的掺质进入硅层181。
在一些实施例中，如图9所示，二极管结构508自基板100按递升次序包含：第一半导体层142、第一阻障层160、硅层181、以及第二半导体层190。
在一些实施例中，如图9所示，二极管结构508还包含电极层120，电极层120设于第一半导体层142与基板100之间。
在一些实施例中，如图10所示，二极管结构708自基板100按递升次序包含：第二半导体层190、硅层181、第一阻障层160、以及第一半导体层142。
在一些实施例中，如图11所示，二极管结构608还包含第二阻障层162，二极管结构608自基板100按递升次序包含第一半导体层142、第一阻障层160、硅层181、第二阻障层162、以及第二半导体层190。第二阻障层162具有扩散阻障性以阻挡第二半导体层190的掺质进入硅层181。
应了解，一般半导体制程技术中形成的阻障层是为了防止两个完全不同材质的相邻材料层(例如导体与介电质层)之间的扩散所造成的污染。然而，本发明的阻障层是为了在两个基本上相同材质的材料层(例如该两层均为硅层，但其中一层被掺杂有掺质及另一层未被掺杂有掺质，或者该两层分别被掺杂有不同的掺质)之间的扩散所造成的掺质浓度的损失、掺质轮廓的改变、记忆保持能力(retention)的劣化。因此，本发明的阻障层在结构位置与功效上与习知阻障层不同。再者，如上所述，若使用石墨烯作为阻障层的材料，石墨烯不仅可以阻障掺质扩散，石墨烯亦有助于提升二极管的导电性能，并且石墨烯可以将二极管运作时所产生的热予以消散。
虽然本揭露内容已以实施方式揭露如上，然其并非用以限定本揭露内容，任何熟悉此技艺者，于不脱离本揭露内容的精神和范围内，当可作各种的变动与润饰，因此本揭露内容的保护范围当视所附的权利要求书及其均等方案所界定的范围为准。

Claims (7)

1.一种二极管结构，其特征在于，包含：
一基板；
一柱体堆叠，设于该基板上，其中该柱体堆叠包含：一第一半导体层、一硅层、以及一第二半导体层，其中该第二半导体层与该第一半导体层分别掺杂三价或五价元素的掺质，该第二半导体层与该第一半导体层的电性不同，该第一半导体层为多晶硅N型硅层，该第二半导体层为P型硅层；以及
一第一阻障层，设于该第一半导体层与该硅层之间，其中该第一阻障层具有扩散阻障性以阻挡该第一半导体层的所述掺质进入该硅层；
该第一阻障层由石墨烯、Ni、W、Ti、TiN、PtSi、Mo、TiS2、CoSi2、NiSi、或NiPtSi制成；
该柱体堆叠还包含一第二阻障层，该柱体堆叠自该基板按递升次序包含该第一半导体层、该第一阻障层、该硅层、该第二阻障层、以及该第二半导体层，其中该第二阻障层具有扩散阻障性以阻挡该第二半导体层的所述掺质进入该硅层；
该第二阻障层由石墨烯、Ni、W、Ti、TiN、PtSi、Mo、TiS2、CoSi2、NiSi、或NiPtSi制成。
2.根据权利要求1所述的二极管结构，其特征在于，该柱体堆叠还包含：
一电极层，设于该第一半导体层与该基板之间。
3.根据权利要求1所述的二极管结构，其特征在于，该第一阻障层的厚度在10埃至50埃的范围内。
4.根据权利要求1所述的二极管结构，其特征在于，该第一半导体层及该第二半导体层各具有掺杂剂量介于10E17 atom/cm2至10E21 atom/cm2之间。
5.根据权利要求1所述的二极管结构，其特征在于，该硅层的掺杂剂量低于该第一半导体层或该第二半导体层的掺杂剂量。
6.根据权利要求1所述的二极管结构，其特征在于，该硅层的掺杂剂量介于10E14atom/cm2至10E16 atom/cm2之间。
7.一种二极管结构的制造方法，其特征在于，用于制造如权利要求1至6中任意一项所述的二极管结构。
CN202010459141.5A 2020-05-27 2020-05-27 二极管结构及其制造方法 Active CN111477677B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010459141.5A CN111477677B (zh) 2020-05-27 2020-05-27 二极管结构及其制造方法
US16/931,464 US20210376186A1 (en) 2020-05-27 2020-07-17 Diode structure and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010459141.5A CN111477677B (zh) 2020-05-27 2020-05-27 二极管结构及其制造方法

Publications (2)

Publication Number Publication Date
CN111477677A CN111477677A (zh) 2020-07-31
CN111477677B true CN111477677B (zh) 2024-12-06

Family

ID=71763773

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010459141.5A Active CN111477677B (zh) 2020-05-27 2020-05-27 二极管结构及其制造方法

Country Status (2)

Country Link
US (1) US20210376186A1 (zh)
CN (1) CN111477677B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021849A (en) * 1989-10-30 1991-06-04 Motorola, Inc. Compact SRAM cell with polycrystalline silicon diode load
KR20120029252A (ko) * 2010-09-16 2012-03-26 삼성엘이디 주식회사 반도체 발광소자 및 이를 제조하는 방법
CN211719596U (zh) * 2020-05-27 2020-10-20 江苏时代全芯存储科技股份有限公司 二极管结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7297990B1 (en) * 1999-05-07 2007-11-20 The Ohio State University Si/SiGe interband tunneling diode structures including SiGe diffusion barriers
US7265049B2 (en) * 2002-12-19 2007-09-04 Sandisk 3D Llc Ultrathin chemically grown oxide film as a dopant diffusion barrier in semiconductor devices
US7405465B2 (en) * 2004-09-29 2008-07-29 Sandisk 3D Llc Deposited semiconductor structure to minimize n-type dopant diffusion and method of making
CN101295756A (zh) * 2007-04-28 2008-10-29 亿光电子工业股份有限公司 发光二极管结构
JP2011135058A (ja) * 2009-11-30 2011-07-07 Honda Motor Co Ltd 太陽電池素子、カラーセンサ、ならびに発光素子及び受光素子の製造方法
US20150041863A1 (en) * 2011-08-29 2015-02-12 Iqe Plc. Multijunction photovoltaic device having an si barrier between cells
RU2672102C2 (ru) * 2012-06-19 2018-11-12 Конинклейке Филипс Н.В. Органическое электролюминисцентное устройство
US10361331B2 (en) * 2017-01-18 2019-07-23 International Business Machines Corporation Photovoltaic structures having multiple absorber layers separated by a diffusion barrier

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021849A (en) * 1989-10-30 1991-06-04 Motorola, Inc. Compact SRAM cell with polycrystalline silicon diode load
KR20120029252A (ko) * 2010-09-16 2012-03-26 삼성엘이디 주식회사 반도체 발광소자 및 이를 제조하는 방법
CN211719596U (zh) * 2020-05-27 2020-10-20 江苏时代全芯存储科技股份有限公司 二极管结构

Also Published As

Publication number Publication date
US20210376186A1 (en) 2021-12-02
CN111477677A (zh) 2020-07-31

Similar Documents

Publication Publication Date Title
TWI453912B (zh) 包含具有毗鄰於應力層之主動區之電晶體結構之電子裝置及形成該電子裝置之方法
CN112582400A (zh) 半导体器件和形成半导体器件的方法
US9105571B2 (en) Interface engineering to optimize metal-III-V contacts
US11196001B2 (en) 3D ReRAM formed by metal-assisted chemical etching with replacement wordline and wordline separation
TWI440096B (zh) 尚特基二極體及製造方法
EP3097590B1 (en) Electrode connecting structure including adhesion layer and electronic device including the same
US10727310B2 (en) Contact formation on germanium-containing substrates using hydrogenated silicon
CN211719596U (zh) 二极管结构
CN111477677B (zh) 二极管结构及其制造方法
US11637018B2 (en) Barrier layer for contact structures of semiconductor devices
CN111599678B (zh) 二极管结构的制造方法
KR20020016312A (ko) 텅스텐 게이트 형성방법
US12132097B2 (en) Method for fabricating semiconductor device with graphene-based element
US11973148B2 (en) Surface damage control in diodes
US20250022925A1 (en) Methods Of Forming Contact Structure In Semiconductor Devices
US20240178288A1 (en) Semiconductor device with energy-removable layer
CN118335614A (zh) 半导体结构及其制备方法
KR101790438B1 (ko) 저저항 콘택을 갖는 반도체 소자 및 이의 제조 방법
TW202505606A (zh) 半導體裝置及其製造方法
CN118943018A (zh) 半导体装置及其制造方法
TWI587507B (zh) 半導體裝置及其製造方法
CN116247086A (zh) 制造半导体器件的方法
CN116347894A (zh) 半导体器件及其制造方法
KR20120092954A (ko) 원주 구조의 나노 입자를 갖는 반도체 소자의 게이트 및 그 제조방법
JP2010225631A (ja) メモリセルおよび半導体ダイオ−ドの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Room 802, unit 4, floor 8, building 2, yard 9, FengHao East Road, Haidian District, Beijing 100094

Applicant after: Beijing times full core storage technology Co.,Ltd.

Applicant after: JIANGSU ADVANCED MEMORY SEMICONDUCTOR Co.,Ltd.

Address before: 223300 No. 601 East Changjiang Road, Huaiyin District, Huaian City, Jiangsu Province

Applicant before: JIANGSU ADVANCED MEMORY TECHNOLOGY Co.,Ltd.

Applicant before: JIANGSU ADVANCED MEMORY SEMICONDUCTOR Co.,Ltd.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20231206

Address after: Room 802, unit 4, floor 8, building 2, yard 9, FengHao East Road, Haidian District, Beijing 100094

Applicant after: Beijing times full core storage technology Co.,Ltd.

Address before: Room 802, unit 4, floor 8, building 2, yard 9, FengHao East Road, Haidian District, Beijing 100094

Applicant before: Beijing times full core storage technology Co.,Ltd.

Applicant before: JIANGSU ADVANCED MEMORY SEMICONDUCTOR Co.,Ltd.

GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20241209

Address after: Room 405, 4th Floor, Building 6, Courtyard 1, Xitucheng Road, Haidian District, Beijing 100088

Patentee after: Beijing Times Full Core Storage Technology Co.,Ltd.

Country or region after: China

Address before: 100094 802, building 2D, Zhongguancun integrated circuit design Park, yard 9, FengHao East Road, Haidian District, Beijing

Patentee before: Beijing times full core storage technology Co.,Ltd.

Country or region before: China