CN111430398A - 一种基于应变的光集成器件结构 - Google Patents

Abstract

本发明涉及一种基于应变的光集成器件结构。该结构包括：硅衬底(001)；LED(10)、波导(20)、探测器(30)、NMOS器件(40)和PMOS器件(50)，均依次横向设置在所述硅衬底(001)上；两个第一沟槽(0021)，设置在所述硅衬底(001)上，并位于所述LED(10)、波导(20)、探测器(30)的两侧；第一沟槽(0022)，设置在所述NMOS器件(40)和所述PMOS器件(50)的中间；两个第三沟槽(016)，设置在所述波导(20)的两侧；应力氮化硅膜，设置在所述波导(20)、所述探测器(30)、所述NMOS器件(40)和所述PMOS器件(50)上。本发明将LED、波导、探测器、NMOS器件以及PMOS器件集成到一块衬底上集成到一块衬底上制作形成基于应变的光集成器件，器件结构新颖兼容性好、器件集成度高、工艺成本低。

Description

一种基于应变的光集成器件结构

技术领域

本发明涉及集成电路技术领域，特别涉及一种基于应变的光集成器件结构。

背景技术

光电探测器是利用半导体材料的光电导效应制成的一种光探测器件。光电探测器在军事和国民经济的各个领域有广泛用途。在可见光或近红外波段主要用于射线测量和探测、工业自动控制、光度计量等；在红外波段主要用于导弹制导、红外热成像、红外遥感等方面。

随着大规模集成电路技术的发展，器件特征尺寸不断减小，集成规模越来越大，信息处理能力不断增强，如何在单个芯片上实现光电探测器件即光器件和MOS器件的集成成为亟待解决的问题。

发明内容

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种一种基于应变的光集成器件结构。

具体地，本发明一个实施例提出的一种基于应变的光集成器件结构，包括：

硅衬底001；

LED10、波导20、探测器30、NMOS器件40和PMOS器件50，均依次横向设置在所述硅衬底001上；

两个第一沟槽0021，设置在所述硅衬底001上，并位于所述LED10、波导20、探测器30的两侧；

第一沟槽0022，设置在所述NMOS器件40和所述PMOS器件50的中间；

两个第三沟槽016，设置在所述波导20的两侧；

应力氮化硅膜，设置在所述波导20、所述探测器30、所述NMOS器件40和所述PMOS器件50上。

在本发明的一个实施例中，所述LED10包括依次设置的第三外延层008、第一Ge层009和第一台阶部分10¹⁶cm^-3。

在本发明的一个实施例中，所述第一台阶部分包括依次设置的第一本征Ge层010、本征GeSn合金层011、第二本征Ge层012、第二Ge层013、n型Si层014和第二氧化层015。

在本发明的一个实施例中，所述探测器30包括依次设置的所述第三外延层008、所述第一Ge层009和第二台阶部分。

在本发明的一个实施例中，所述第二台阶部分包括依次设置的所述第一本征Ge层010、所述本征GeSn合金层011、所述第二本征Ge层012、所述第二Ge层013、所述n型Si层014和所述第二氧化层015。

在本发明的一个实施例中，所述波导20包括所述第一本征Ge层010、所述本征GeSn合金层011和覆盖层017。

在本发明的一个实施例中，所述第一本征Ge层010的厚度为40～50nm，所述本征GeSn合金层011厚度为250nm、Sn组份含量为8％，所述第二本征Ge层012厚度为40～50nm，所述第二Ge层013厚度为100nm、掺杂浓度为3*10¹⁹cm^-3，所述n型Si层014厚度为100nm、掺杂浓度为10²⁰cm^-3，所述第二氧化层015厚度为10nm。

在本发明的一个实施例中，所述NMOS器件40包括第一外延层子区域0024A、第二源区007A、第二漏区007B、第二多晶硅栅018B和第二电极019B。

在本发明的一个实施例中，PMOS器件50包括n阱005、第一源区006A、第一漏区006B、第一多晶硅栅018A和第一电极019A。

在本发明的一个实施例中，应力氮化硅膜包括：

压应力氮化硅膜020，设置在所述波导20和PMOS器件50上；

张应力氮化硅膜021，设置在所述探测器30和所述NMOS器件上。

本发明的有益效果如下：

本发明将LED、波导、探测器、NMOS器件以及PMOS器件集成到一块衬底上，通过应力氮化硅膜引入应力，在提高器件性能的基础上，器件结构新颖兼容性好、器件集成度高、工艺成本低。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明实施例提供的一种基于应变的光集成器件结构示意图；

图2为本发明实施例提供的另一种基于应变的光集成器件结构示意图；

图3a～图3u为本发明实施例提供的一种基于应变的光集成器件的制备工艺示意图；

图4a为本发明实施例提供的图3n所示的基于应变的光集成器件制备工艺形成的器件俯视图；

图4b为本发明实施例提供的图3o所示的基于应变的光集成器件制备工艺形成的器件俯视图；

图4c为本发明实施例提供的图3p所示的基于应变的光集成器件制备工艺形成的器件俯视图；

图4d为本发明实施例提供的图3q所示的基于应变的光集成器件制备工艺形成的器件俯视图；

图4e为本发明实施例提供的图3r所示的基于应变的光集成器件制备工艺形成的器件俯视图；

图4f为本发明实施例提供的图3s所示的基于应变的光集成器件制备工艺形成的器件俯视图；

图4g为本发明实施例提供的图3t所示的基于应变的光集成器件制备工艺形成的器件俯视图；

图4h为本发明实施例提供的图3u所示的基于应变的光集成器件制备工艺形成的器件俯视图；

图5a～5c为本发明实施例提供的三种锥形波导的俯视示意图；

图6为本发明实施例提供的直线型、凸型、凹型三种锥形波导的不同波长下的透射度示意图；

图7为本发明实施例提供的锥形波导在5μm、10μm、15μm三种长度下的不同波长的透射度示意图；

图8为本发明实施例提供的隔离层在不同厚度下的透射度示意图；

图9为本发明实施例提供的覆盖层在不同波长下的透射度示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

实施例一

请参见图1，图1为本发明实施例提供的一种基于应变的光集成器件结构示意图。该器件结构包括：硅衬底001；LED10、波导20、探测器30、NMOS器件40和PMOS器件50，均依次横向设置在所述硅衬底001上；两个第一沟槽0021，设置在所述硅衬底001上，并位于所述LED10、波导20、探测器30的两侧；第一沟槽0022，设置在所述NMOS器件40和所述PMOS器件50的中间；两个第三沟槽016，设置在所述波导20的两侧；应力氮化硅膜，设置在所述波导20、所述探测器30、所述NMOS器件40和所述PMOS器件50上。

本实施例将LED、波导、探测器、NMOS器件以及PMOS器件集成到一块衬底上，引入应力后制作形成基于应变的光集成器件，在提高器件性能的基础上，器件结构新颖兼容性好、器件集成度高、工艺成本低。

实施例二

请参见图2，图2为本发明实施例提供的另一种基于应变的光集成器件结构示意图。在上述实施例的基础上，本实施例将对本发明提出的基于应变的光集成器件结构进行详细介绍。

所述LED10包括依次设置的第三外延层008、第一Ge层009和第一台阶部分10¹⁶cm^-3。

所述第一台阶部分包括依次设置的第一本征Ge层010、本征GeSn合金层011、第二本征Ge层012、第二Ge层013、n型Si层014和第二氧化层015。

所述探测器30包括依次设置的所述第三外延层008、所述第一Ge层009和第二台阶部分。

所述第二台阶部分包括依次设置的所述第一本征Ge层010、所述本征GeSn合金层011、所述第二本征Ge层012、所述第二Ge层013、所述n型Si层014和所述第二氧化层015。

所述波导20包括所述第一本征Ge层010、所述本征GeSn合金层011和覆盖层017。

所述第一本征Ge层010的厚度为40～50nm，所述本征GeSn合金层011厚度为250nm、Sn组份含量为8％，所述第二本征Ge层012厚度为40～50nm，所述第二Ge层013厚度为100nm、掺杂浓度为3*10¹⁹cm^-3，所述n型Si层014厚度为100nm、掺杂浓度为10²⁰cm^-3，所述第二氧化层015厚度为10nm。

所述NMOS器件40包括第一外延层子区域0024A、第二源区007A、第二漏区007B、第二多晶硅栅018B和第二电极019B。

PMOS器件50包括n阱005、第一源区006A、第一漏区006B、第一多晶硅栅018A和第一电极019A。

应力氮化硅膜包括：压应力氮化硅膜020，设置在所述波导20和PMOS器件50上；张应力氮化硅膜021，设置在所述探测器30和所述NMOS器件上。

实施例三

请参见图3a～图3u，图3a～图3u为本发明实施例提供的一种基于应变的光集成器件的制备工艺示意图，在上述实施例的基础上，本实施例将较为详细地对本发明提出的基于应变的光集成器件的制备工艺进行详细介绍。

该方法包括：

S101、如图3a所示，选取硅衬底001，在硅衬底001上生长p型Si外延层002，p型Si外延层002的掺杂浓度为10¹⁶cm^-3；

S102、如图3b所示，利用干法刻蚀工艺刻蚀硅外延层002，形成第一沟槽0021以及第二沟槽0022，其中，第一沟槽0021将硅外延层002隔离为第一外延层区域0023以及第二外延层区域0024，进一步地，第二沟槽0022将第二外延层区域0024隔离为第一外延层子区域0024A以及第二外延层子区域0024B。在250～450℃温度下，利用低温等离子体增强化学气相淀积(LPCVD)工艺在第一沟槽0021、第一外延层区域0023、第一外延层子区域0024A、第二外延层子区域0024B以及第二沟槽0022上淀积第一氧化层003，进一步地，该氧化层可以为SiO₂层。其中，第一氧化层003的厚度为10～20nm，即第一沟槽0021、第一外延层区域0023、第一外延层子区域0024A、第二外延层子区域0024B以及以及第二沟槽0022表面的第一氧化层003的厚度为10～20nm。

S103、如图3c所示，在第一沟槽0021、第二沟槽0022、第一外延层区域0023以及第一外延层子区域0024A表面的第一氧化层003上涂覆一层第一光刻胶004A。第一光刻胶004A可以将其下面的材料保护起来，免于离子注入，未被光刻胶覆盖的区域高能杂质离子可以穿透材料的上表面进行掺杂。

在低温温度下，温度可以选取为200～300℃，对第二外延层子区域0024B进行P离子注入，形成厚度为400nm、浓度为10¹⁶cm^-3的n阱005。

S104、如图3d所示，在第二外延层子区域0024B表面的第一氧化层003中间部分涂覆第二光刻胶004B，在200～300℃温度下，对n阱005进行两次B离子注入，形成掺杂浓度均为10²⁰cm^-3的第一源区006A以及第一漏区006B；

S105、如图3e所示，在第一源区006A以及第一漏区006B上的第一氧化层003上分别涂覆一层第三光刻胶004C以及第四光刻胶004D。利用刻蚀工艺刻蚀第一外延层子区域0024A上的第一氧化层003上的第一光刻胶004A，保留第一外延层子区域0024A上的第一氧化层003上的中间部分第一光刻胶004A。在200～300℃温度下，对第一外延层子区域0024A进行两次P离子注入，形成掺杂浓度均为10²⁰cm^-3的第二源区007A以及第二漏区007B。然后在快速退火(RTP)装置中退火。快速退火装置能够迅速达到1000℃左右的高温并在设定温度保持数秒，这种状态对于阻止结构的扩散以及控制源/漏区杂质的扩散都非常重要。

S106、如图3f所示，去除第一光刻胶004A、第二光刻胶004B、第三光刻胶004C以及第四光刻胶004D。利用干法刻蚀工艺刻蚀第一外延层区域0023，直至保留300nm的硅外延层002，形成第三外延层008。

S107、如图3g所示，在330℃温度下，利用化学气相沉淀(CVD)工艺在第三外延层008上外延生长厚度为50nm、掺杂浓度为10²⁰cm^-3的p++掺杂的第一Ge层009。

S108、如图3h所示，在275～325℃温度下，利用CVD工艺在第一Ge层009上生长厚度为40～50nm的第一本征Ge层010。

S109、如图3i所示，在350℃温度下，利用减压CVD工艺在第一本征Ge层010上外延生长厚度为250nm的本征GeSn合金层011，控制Sn组份为8％，使其实现直接带隙。

S110、如图3j所示，在275～325℃温度下，利用CVD工艺在本征GeSn合金层011上外延生长厚度为40～50nm的第二本征Ge层012。

S111、如图3k所示，在160℃温度下，利用CVD工艺在第二本征Ge层012上外延生长厚度为100nm、掺杂浓度为3*10¹⁹cm^-3的n+掺杂的第二Ge层013。

S112、如图3l所示，在275～325℃温度下，利用CVD工艺在第二Ge层013上外延生长厚度为100nm、掺杂浓度为10²⁰cm^-3的n++掺杂的n型Si层014。

S113、如图3m所示，利用LPCVD工艺在n型Si层014上生长厚度为10nm的第二氧化层015，其中，第二氧化层015可以为二氧化硅层(SiO₂)。

S114、如图3n、图4a所示，图4a为本发明实施例提供的图3n所示的基于应变的光集成器件制备工艺形成的器件俯视图。首先利用干法刻蚀工艺，通过HF刻蚀第一指定区域的第二氧化层015和、n型Si层014、第二Ge层013和第二本征Ge层012；其次利用浓度比为1：2.5：10的HF：HNO₃：CH₃COOH刻蚀第二指定区域的本征GeSn合金层011和第一本征Ge层010，直至刻蚀至第一Ge层009形成LED10、波导20、探测器30以及第三沟槽016。

进一步地，第三沟槽016中间的锥形本征GeSn合金层011和第一本征Ge层010区域为波导20，即波导20为锥形波导；第三沟槽016两侧的台阶区域分别为LED10和探测器30。具体地，第三外延层008、第一Ge层009以及第一Ge层009上的第一台阶部分形成LED10；其中，第一台阶部分为第一本征Ge层010、本征GeSn合金层011、第二本征Ge层012、第二Ge层013、n型Si层014以及第二氧化层015形成的台阶部分。第三外延层008、第一Ge层009以及第一Ge层009上的第二台阶部分形成探测器30；其中，第二台阶部分为第一本征Ge层010、本征GeSn合金层011、第二本征Ge层012、第二Ge层013、n型Si层014以及第二氧化层015形成的台阶部分。

需要说明的是锥形波导的长度越长，其在传播方向的变化尺寸就越小，但并不是线性增加，随着长度的增加，损耗减小就越来越少，因此对光的传输损耗影响也就越小。

请参见图5a～5c，图5a～5c为本发明实施例提供的三种锥形波导的俯视示意图。不同侧面的锥形波导，可以分为直线型、凸型、凹型三种结构。锥形波导长度L越长，其在传播方向的变化尺寸越小，但是并不是线性增加，随着长度L的增加，损耗减小就越来越少，因此对光的传输损耗影响也就越小。其中，直线型、凸型、凹型不同选择，锥形波导的长度L也不同。

请参见图6，图6为本发明实施例提供的直线型、凸型、凹型三种锥形波导的不同波长下的透射度示意图。直线型、凸型、凹型在相同波长下透射度不同。其中，侧面为凹型结构的锥形波导透射度最差，传输损耗最大；侧面为凸型结构的锥形波导在传输中透射度最好，传输损耗相对比较小；侧面为直线型结构的锥形波导透射度与传输损耗程度都介于侧面为凹型结构的锥形波导和侧面结构为凸型结构的锥形波导之间。

优选地，锥形波导为侧面为凸型结构性能最优。

请参见图7，图7为本发明实施例提供的锥形波导在5μm、10μm、15μm三种长度下的不同波长的透射度示意图。波长越长透射度越好。在实际应用允许的情况下，尽量选取较长的波长。因为光电器件设计需要，其中长度L不能太长，长度L大多选取5μm～15μm。

优选地，锥形波导的长度L为10um。

S115、如图3o、图4b所示，图4b为本发明实施例提供的图3o所示的基于应变的光集成器件制备工艺形成的器件俯视图，利用SiH₄和O₂在第三沟槽016中生长20nm厚的隔离层0161，其中，隔离层0161可以为SiO₂。利用干法刻蚀工艺刻蚀隔离层0161，刻蚀后的隔离层0161厚度大于波导20的本征GeSn合金层011。隔离层0161将有源器件与无缘器件进行隔离，也即隔离层0161将LED10、波导20、探测器30进行隔离，而且起到一定的电隔离作用，防止两端光电器件产生寄生效应。

SiO₂隔离层在不同厚度下的透射度见下图8所示，图8为本发明实施例提供的隔离层在不同厚度下的透射度仿真图，由图8中可以看出，波长越长受界面的影响越小；基本20nm厚的SiO₂隔离层对光传输的影响基本与没有隔离层时一致，对整个光传输影响很小基本可以忽略不计；当SiO₂隔离层逐渐加厚时，透射率逐渐减小，而且增加相同的越厚透射率却减小的更多。因此可以得出，隔离层的厚度与透射度之间并不是线性关系，而是随着厚度的增加，透射度减小的更多。随着厚度的增加，SiO₂的散射损耗和反射都越来越大导致耦合损耗增大。波长在1.75μm左右时，无SiO₂层和20nm厚SiO₂层的器件与波导之间的耦合效率基本为84％～85％，而SiO2厚度为50nm时的耦合效率基本为81％～82％。这说明SiO₂对器件与波导之间的损耗影响还是不可忽略的。进一步的，本实施例优选的隔离层高度为20nm。

S116、如图3p、图4c所示，图4c为本发明实施例提供的图3p所示的基于应变的光集成器件制备工艺形成的器件俯视图，在波导20的本征GeSn合金层011上生长覆盖层017，覆盖层017的表面与隔离层0161表面平齐。进一步地，覆盖层017可以选取为α-Si。添加覆盖层能够减小耦合损耗，这与光纤与器件耦合的情况基本一致，而且相对侧墙设计更能够减小损耗，因此添加覆盖层很有必要。

请参见图9，图9为本发明实施例提供的覆盖层在不同波长下的透射度示意图。覆盖层α-Si在任何波长下的透射度都高于无覆盖层α-Si。添加覆盖层α-Si能够减小光纤与器件间的耦合损耗，因此添加覆盖层α-Si。

进一步地，LED10、波导20以及探测器30共同构成光器件。

S117、如图3q、图4d所示，图4d为本发明实施例提供的图3q所示的基于应变的光集成器件制备工艺形成的器件俯视图，在n阱005上的第一氧化层003上制备第一多晶硅栅018A；在第一外延层子区域0024A上的第一氧化层003上制备第二多晶硅栅018B。具体地，将整个器件转入低压化学气相淀积设备，在温度为575℃～650℃，压强为0.2～1.0Torr的条件下，向该设备的工艺腔中通入纯硅烷或者含量为20％～30％的硅烷和氮气的混合气体，通过硅烷分解，在n阱005、第一外延层子区域0024A上的第一氧化层003表面淀积多晶硅栅，分别形成第一多晶硅栅018A和第二多晶硅栅018B。进一步地，第一多晶硅栅018A和第二多晶硅栅018B的厚度为50～60nm。

S118、如图3r、图4e所示，图4e为本发明实施例提供的图3r所示的基于应变的光集成器件制备工艺形成的器件俯视图，利用电子束蒸发工艺在第一源区006A和第一漏区006B上生长厚度为70～80nm铝(Al)形成金属接触，利用刻蚀工艺选择性刻蚀掉指定区域的金属Al，形成第一电极019A；在第二源区007A和第二漏区007B上生长厚度为70～90nm铝(Al)形成金属接触，利用刻蚀工艺选择性刻蚀掉指定区域的金属Al，形成第二电极019B。

进一步地，可以看出，第一外延层子区域0024A、第二源区007A、第二漏区007B、第二多晶硅栅018B、第二电极019B形成NMOS器件；n阱005、第一源区006A、第一漏区006B、第一多晶硅栅018A、第一电极019A形成PMOS器件。

NMOS器件以及PMOS器件共同构成CMOS器件。

S119、如图3s、图4f所示，图4f为本发明实施例提供的图3s所示的基于应变的光集成器件制备工艺形成的器件俯视图，在PMOS器件50和波导20表面以及四周生长厚度为10～20nm的压应力氮化硅膜020，利用刻蚀工艺刻选择性蚀掉指定区域的压应力氮化硅膜020。具体地，在340～360℃温度下，利用等离子体增强型化学气相淀积工艺，在PMOS器件50和波导20表面以及四周生长厚度为10～20nm的压应力氮化硅膜020。等离子体增强型化学气相淀积工艺的工艺条件如下：压强为500mTorr，低频功率源的功率为150W，反应气体为流量比为2的硅烷(SiH₄)和氨气(NH₃)。需要说明的是，利用低频功率源引入高能粒子轰击，导致原子/离子结合或重新分布，即使得氮化硅膜变得具有压缩性，发生伸张/膨胀，从而在氮化硅膜中产生本征压应力。进一步地，其他工艺条件不变的情况下，反应温度越高，形成氮化硅膜压应力越大，且呈一定的线性关系。在其他工艺条件不变的情况下，反应压强越高，形成氮化硅膜压应力越小。在其他工艺条件不变的情况下，低频功率越大，形成氮化硅膜压应力越大。压应力氮化硅膜中施加的压应力与反应温度、反应压强、低频频率、反应气体和能带宽度的关系满足：

Tc＝-1.0×T-463.6；

Tc＝1.03×P-1363.5；

Tc＝-0.7×F-813.4；

Tc＝24×X²-167×X-560；

Tc＝0.6+0.03×Eg-0.02×Eg²；其中，Tc表示压应力氮化硅膜中施加的压应力，T表示反应温度，P表示反应压强，F表示低频频率，X表示反应气体流量比，Eg表示能带宽度。

S120、如图3t、图4g所示，图4g为本发明实施例提供的图3t所示的基于应变的光集成器件制备工艺形成的器件俯视图，在NMOS器件40和探测器30表面以及四周生长张应力氮化硅膜021，利用刻蚀工艺刻选择性蚀掉指定区域的张应力氮化硅膜021。具体地，在240～280℃温度下，利用等离子体增强化学气相淀积工艺，在NMOS器件40和探测器30表面以及四周生长厚度为10～20nm的张应力氮化硅膜021。等离子体增强型化学气相淀积工艺的工艺条件如下：压强为1500mTorr，射频功率为200W，反应气体为流量比为0.75硅烷(SiH₄)和氨气(NH₃)。需要说明的是探测器部分包裹一层厚的张应力氮化硅膜021，该膜具有很好的一致性。进一步地，在其他工艺条件不变的情况下，反应温度越高，形成氮化硅膜张应力越大，且呈一定的线性关系。在其他工艺条件不变的情况下，反应压强越高，形成氮化硅膜张应力越大，且呈一定的线性关系。在其他工艺条件不变的情况下，射频功率越大，形成氮化硅膜张应力越大。张应力氮化硅膜中施加的张应力与反应温度、反应压强、射频功率、反应气体和禁带宽度的关系满足：

Ts＝1.2×T-34.1；

Ts＝0.3×P-28.5；

Ts＝(-2.48×10^-6)×R²+0.26×R+134.1；

Ts＝-265.4×X²+574.6×X+140.3；

Ts＝0.6-0.1×Eg；其中，Ts表示张应力氮化硅膜中施加的张应力，T表示反应温度，P表示反应压强，R表示射频功率，X表示反应气体流量比，Eg表示能带宽度。

S121、如图3u、图4h所示，图4h为本发明实施例提供的图3u所示的基于应变的光集成器件制备工艺形成的器件俯视图，利用电子束蒸发工艺在LED10表面生长10～20nm厚的铝(Al)形成金属接触，利用刻蚀工艺刻选择性蚀掉指定区域的金属Al，形成电极第三电极022A和第四电极022B，利用电子束蒸发工艺在探测器30上的张应力氮化硅膜021形成金属接触，利用刻蚀工艺刻选择性蚀掉指定区域的金属Al，形成第五电极022C和第六电极022D。

需要说明的是，第三电极022A为LED10的正电极，第四电极022B为LED10的负电极。第五电极022C为探测器30的正电极，第六电极022D为探测器30的负电极。

进一步需要说明的是，LED的基本结构为一个PN结，正向偏置是少数载流子从结的两侧注入，因此在结的附近，有高于平衡态浓度的非平衡载流子，载流子发生复合。在载流子的复合过程中，伴随着能量释放。而半导体直接带隙导带底和价带顶之间的直接辐射复合占复合的主导地位，其是LED发光的主要原理。对于P+N+而言，由于张应力和N型重掺杂的共同作用，其能带结构变为直接带隙，发光区域为耗尽区，主要集中在耗尽区偏向于N+的一侧，对于P+IN+而言，由于增加的本征I区，从而展宽了耗尽区，增大了载流子复合区域，从而增加了发光效率，发光区域集中在耗尽区，主要集中在耗尽区偏向于N+区与I区的界面附近。当满足波导Eg>发光管Eg>探测器Eg时，光由LED部分通过波导区域传播到探测器部分。光电探测器的基本结构为一个PN结，当收到入射光信号的照射，电子和空穴受到激发后会发生跃迁，而吸收的能量决定了其跃迁的位置。半导体中，直接带隙和间接带隙之间的跃迁会对产生相应的光生电流，在外加偏压作用下，光生电流被放大，从而产生探测信号。对于P+N+探测器而言，跃迁区域在耗尽区，但由于耗尽区较窄，部分光线可能会在耗尽区以外被吸收，从而导致量子效率降低。对于P+IN+探测器而言，本征I区可以展宽耗尽区，较大的耗尽区能够增加光的吸收范围，从而增加了量子效率。因此本实施例中光集成器件中各器件(波导、LED和探测器)有源层材料的禁带宽度关系需满足：波导Eg>LEDEg>探测器Eg，Si基改性Ge单片同层光集成时，各部分器件有源层材料的禁带宽度一致，为了实现同层光集成，需对它们各部分的能带结构进行调制。本实施例利用氮化硅进行调制。由于氮化硅膜直接作用在波导上，致密膜使波导受到压应力，禁带宽度增大；探测器应力调制：由于氮化硅膜与本征层中间隔着n层或者p层，应力不能直接作用到本征层，而是通过本征层两侧施加应力，致密膜使本征层两侧受到压应力，从而导致探测器中本征层沿垂直于光传输方向产生张应力，禁带宽度减小。

此外，本实施例CMOS器件施加氮化硅膜引入应力，可以提高CMOS器件中NMOS和PMOS载流子迁移率，进一步提高器件特性。

本实施例提供的单片光电集成器件，将光器件以及CMOS器件集成到一块衬底上制作，结构兼容性较好；此外，CMOS源漏注入与光器件重掺杂工艺同时进行，工艺兼容性较好；最后光器件和CMOS器件的氮化硅应力膜淀积工艺同时进行，进一步提高工艺兼容性。

综上所述，本文中应用了具体个例对本发明一种基于应变的光集成器件结构的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (10)

1.一种基于应变的光集成器件结构，其特征在于，包括：

硅衬底(001)；

LED(10)、波导(20)、探测器(30)、NMOS器件(40)和PMOS器件(50)，均依次横向设置在所述硅衬底(001)上；

两个第一沟槽(0021)，设置在所述硅衬底(001)上，并位于所述LED(10)、波导(20)、探测器(30)的两侧；

第一沟槽(0022)，设置在所述NMOS器件(40)和所述PMOS器件(50)的中间；

两个第三沟槽(016)，设置在所述波导(20)的两侧；

应力氮化硅膜，设置在所述波导(20)、所述探测器(30)、所述NMOS器件(40)和所述PMOS器件(50)上。

2.如权利要求1所述的方法，其特征在于，所述LED(10)包括依次设置的第三外延层(008)、第一Ge层(009)和第一台阶部分。

3.如权利要求2所述的方法，其特征在于，所述第一台阶部分包括依次设置的第一本征Ge层(010)、本征GeSn合金层(011)、第二本征Ge层(012)、第二Ge层(013)、n型Si层(014)和第二氧化层(015)。

4.如权利要求3所述的方法，其特征在于，所述探测器(30)包括依次设置的所述第三外延层(008)、所述第一Ge层(009)和第二台阶部分。

5.如权利要求4所述的方法，其特征在于，所述第二台阶部分包括依次设置的所述第一本征Ge层(010)、所述本征GeSn合金层(011)、所述第二本征Ge层(012)、所述第二Ge层(013)、所述n型Si层(014)和所述第二氧化层(015)。

6.如权利要求5所述的方法，其特征在于，所述波导(20)包括所述第一本征Ge层(010)、所述本征GeSn合金层(011)和覆盖层(017)。

7.如权利要求1所述的方法，其特征在于，所述第一本征Ge层(010)的厚度为40～50nm，所述本征GeSn合金层(011)厚度为250nm、Sn组份含量为8％，所述第二本征Ge层(012)厚度为40～50nm，所述第二Ge层(013)厚度为100nm、掺杂浓度为3*10¹⁹cm^-3，所述n型Si层(014)厚度为100nm、掺杂浓度为10²⁰cm^-3，所述第二氧化层(015)厚度为10nm。

8.如权利要求7所述的方法，其特征在于，所述NMOS器件(40)包括第一外延层子区域(0024A)、第二源区(007A)、第二漏区(007B)、第二多晶硅栅(018B)和第二电极(019B)。

9.如权利要求8所述的方法，其特征在于，PMOS器件(50)包括n阱(005)、第一源区(006A)、第一漏区(006B)、第一多晶硅栅(018A)和第一电极(019A)。

10.如权利要求1所述的方法，其特征在于，应力氮化硅膜包括：

压应力氮化硅膜020，设置在所述波导(20)和PMOS器件(50)上；

张应力氮化硅膜021，设置在所述探测器(30)和所述NMOS器件上。

Images