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CN111415979A - 一种垂直异质p-n结结构器件及其制备方法 - Google Patents

一种垂直异质p-n结结构器件及其制备方法 Download PDF

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CN111415979A CN202010133859.5A CN202010133859A CN111415979A CN 111415979 A CN111415979 A CN 111415979A CN 202010133859 A CN202010133859 A CN 202010133859A CN 111415979 A CN111415979 A CN 111415979A
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方志来
蒋卓汛
闫春辉
吴征远
张国旗
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Shenzhen Third Generation Semiconductor Research Institute
Original Assignee
Shenzhen Third Generation Semiconductor Research Institute
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Abstract

本发明公开了一种垂直异质p‑n结结构器件及其制备方法，属于半导体领域，所述垂直异质p‑n结结构器件包括：衬底，第一n型材料层，位于所述第一n型材料层上方的p型材料层，位于所述p型材料层上方的第二n型材料层，分别位于所述第一n型材料层上方、所述p型材料层上方、所述第二n型材料层上方的金属电极；其中，所述p型材料层由所述第一n型材料层生长所得，所述第二n型材料层由所述p型材料层生长所得，生长结束后可获得垂直方向的异质p‑n结，所述的第一n型材料层、p型材料层、第二n型材料层的载流子浓度为1×1011～1×1020/cm3。该发明工艺简单，适用面广，有望扩展诸如氮化镓、氮化铟等III‑V族半导体材料的应用。

Description

一种垂直异质p-n结结构器件及其制备方法
技术领域
本发明属于半导体领域，特别涉及一种垂直异质p-n结结构器件及其制备方法。
背景技术
随着半导体行业迅速发展，氧化物半导体p-n结成为了研究的热点。由于氧化物的本征缺陷及制备技术上的限制，稳定的高性能p型空穴导电材料显得稀缺。对多数的氧化物晶体来说，其n型半导体容易形成，通过Si、Sn等原子的掺杂已经实现了对于载流子浓度在一个较大范围内的调控。
近期的研究中，p型氧化物材料已成为研究的热点，已初步实现了诸多高质量p型材料的制备。作为p型材料的重要应用之一，p-n结在电子器件领域占据了十分重要的位置，常见的p-n结制备方法有生长法、合金烧结法、离子注入法与扩散法等。生长法是指在生长单晶时，先在半导体中掺入施主型杂质，这样生长出来的部分晶体便是n型，然后再掺入受主型杂质，受主型杂质的浓度要远高于施主型杂质，这样生长出来的部分便是p型晶体。但生长法的缺陷有很多，例如工艺复杂、p-n结面不平整、掺杂控制困难等；合金法是指首先将一种导电类型杂质的合金熔化后渗入到另一种导电类型的半导体中，再通过再结晶形成p-n结。同样合金法也存在缺点，例如p-n结面不平整，结深和结面的大小不易控制等；离子注入法是指将杂质原子首先转换成电离的杂质离子，然后再将其在极强的电场下高速的射向半导体，使之进入半导体内部，达到掺杂的目的。离子注入法虽然克服了前两种方法的缺点，但是其对设备的要求极高，成本高昂，生产效率低；扩散法是目前最常用的一种制造p-n结的方法，是指利用杂质在高温下向半导体内部扩散，使得p型杂质进入n型半导体或n型杂质进入p型半导体来形成p-n结。这种方法不仅能精确控制结深和结面积，还能保持结面平整以及掺杂浓度，但扩散法在制备p-n结时引入的高温可能会造成材料的晶格缺陷增多。
这些生长方法中所面临的问题，正是半导体材料研究，特别是半导体p-n结制备相关研究的重点与难点。如何高效、便宜的制备出p-n结面平整、结深和结面大小易控、掺杂浓度易控的p-n结，不仅是氧化物半导体，也是整个半导体行业发展所面临的难题。
发明内容
本发明旨在解决上述问题，提供了一种垂直异质p-n结结构器件及其制备方法。该垂直异质p-n结结构器件包括：衬底，位于所述衬底上的第一n型材料层，位于部分所述第一n型材料层上方的p型材料层，位于部分所述p型材料层上方的第二n型材料层；分别位于所述第一n型材料层、p型材料层、第二n型材料层上的金属电极；其中所述第一n型材料层、p型材料层、第二n型材料层的载流子浓度为1×1011～1×1020/cm3。
优选的，所述衬底为蓝宝石衬底、硅衬底、碳化硅衬底、金刚石衬底、氮化铝衬底、氮化镓同质衬底、氮化硼衬底、石墨烯衬底或铜镍衬底。
优选的，所述第一、第二n型材料层为n型氮化镓层、n型氮化铟、n型氮化铝、n型氮化镓铝或n型氮化镓铟。
优选的，所述p型材料层包括p型氧化镓、p型氧化铟、p型氧化铝、p型氧化镓铝或p型氧化镓铟。
优选的，所述金属电极厚度为10～200nm；电极材料为金、银、铝、钛、铬、镍、铂及其合金任一种。
优选的，所述n型材料层厚度为100nm～8000nm。
本发明还提供了上述垂直异质p-n结结构器件的制备方法，该方法包括以下步骤：
步骤一，在衬底上生长一层n型材料层；该第一n型氮化镓层厚度为8μm；
步骤二，热氧化所述第一n型材料层，由上表面往下表面方向扩散生长载流子浓度为1×1011～1×1020/cm3的p型材料层；
步骤三，在所述p型材料层的基础上，热氮化所述p型材料层，由上表面往下表面方向扩散生长第二n型材料层；
步骤四，刻蚀去除部分表面的第二n型材料层和p型材料层，使所述第一n型材料层的部分上表面露出，以及使所述p型材料层的部分上表面露出；
步骤五，在露出的所述第一n型材料层、所述p型材料层与所述第二n型材料层的上表面分别沉积金属电极。
优选的，所述衬底包括蓝宝石衬底、硅衬底、碳化硅衬底、金刚石衬底、氮化铝衬底、氮化镓衬底、氮化硼衬底、石墨烯衬底、或铜镍衬底。
优选的，所述n型材料层为n型氮化镓、n型氮化铟、n型氮化铝、n型氮化镓铝、或n型氮化镓铟。
优选的，所述p型材料层为p型氧化镓、p型氧化铟、p型氧化铝、p型氧化镓铝或p型氧化镓铟。
优选的，所述p型材料层的厚度可通过调节热氧化生长的生长温度、生长时间进行调控；所述n型材料层的厚度可通过调节热氮化生长的生长温度、生长时间进行调控。
优选的，所述电极采用热蒸发、电子束蒸镀或测控溅射沉积。
优选的，用低功函数金属及其合金作为与所述n型材料直接接触的金属；用高功函数金属及其合金作为与所述p型材料直接接触的金属。
优选的，所述步骤四中的刻蚀方式为等离子体刻蚀或反应性等离子体刻。
本发明具有的有益效果：
(1)通过热氧化方法自n型材料表面向下扩散制备p型材料层，能够在低氧环境中完成对选区内部氧空位的填补以及对掺杂的激活；通过热氮化方法自p型材料表面向下扩散制备n型材料层，能够在氮含量的环境中完成对选区内部氧原子与氮原子的替换。
(2)通过调节热氧化生长的生长温度、生长时间和氧含量来调控p型材料中的掺杂浓度，从而达到调控其电学性能的目的。
(3)本发明采用扩散方式制备的p-n结，不仅结面平整，而且可以通过调控生长温度、生长时间和氧、氮含量，达到调控p-n结结深与结面大小的目的。
(4)本发明对设备要求低，生产成本低，p-n结制备效率高。
(5)通过采用本发明的制备方法，n型材料可推广至III-V族化合物；
(6)通过热氧化与热氮化，可制备n型材料层与p型材料层交错叠加的异质p-n结结构，进一步的扩展了p-n结的制备方法，为例如晶体二极管、晶体三极管、异质场效应晶体管等电子器件的制备提供了新的方法。
附图说明
图1为本发明实例1中垂直异质p-n结结构器件示意图。
图2为本发明实例1中生长的第一n型氮化镓层示意图。
图3为本发明实例1中生长的氧化镓层示意图。
图4为本发明实例1中生长的第二n型氮化镓层示意图。
图5为本发明实例1中等离子体刻蚀后的示意图。
图6为本发明实例1中异质晶体三极管示意图。
图7为本发明实施例2中环形p-n结结构器件示意图。
图8为本发明实施例2中覆盖掩模层的示意图
图9为本发明实施例2中生长的氧化镓层示意图。
图10为本发明实施例2中生长的第二氮化镓层示意图。
图11为本发明实施例2中可制备的场效应管示意图。
衬底1，第一n型材料层2，p型材料层3，第二n型材料层4，金属电极5，金属电极6，金属电极7，掩模层8。
具体实施方式
下文结合特定实例说明的实施方式，此处的实施例及各种特征和有关细节将参考附图中图示以及以下描述中详述的非限制性实施例而进行更完整的解释。省略众所周知的部件和处理技术的描述，以免不必要的使此处的实施例难以理解。此处使用的示例仅仅是为了帮助理解此处的实施例可以被实施的方式，以及进一步使得本领域技术人员能够实施此处的实施例。因而，不应将此处的示例理解为限制此处的实施例的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
本实施例提供一种垂直异质p-n结结构器件及其制备方法，所述器件包括：蓝宝石衬底1，位于蓝宝石衬底1上的第一n型氮化镓层2，位于部分所述n型氮化镓层上方的p型氧化镓层3，位于部分所述p型氧化镓层上方的第二n型氮化镓层4，分别位于所述第一n型氮化镓层2、p型氧化镓层3、第二n型氮化镓层4上的金属电极7、6、5。如图1所示为垂直异质p-n结结构器件示意图。其中，蓝宝石衬底1也可以为硅衬底、碳化硅衬底、金刚石衬底、氮化铝衬底、氮化镓同质衬底，也可以为氮化硼、石墨烯、铜镍等柔性衬底。所述第一、第二n型氮化镓层也可以为n型氮化铟、n型氮化铝、n型氮化镓铝、n型氮化镓铟等其他n型III-V族化合物。所述p型氧化镓层3的载流子浓度为1×1011～1×1020/cm3。
该垂直异质p-n结结构器件的制备方法包括：
步骤(1)，在蓝宝石衬底1上生长一层第一n型氮化镓层2，该第一n型氮化镓层厚度为8μm，图2为生长的氮化镓层示意图。
步骤(2)，通过化学气相沉积法，热氧化所述第一n型氮化镓层2，由上表面往下表面方向扩散生长载流子浓度为1×1011～1×1020/cm3的p型氧化镓层3，图3为生长的氧化镓层示意图。
步骤(3)，在所述p型氧化镓层3的基础上，通过化学气相沉积法，热氮化p型氧化镓层3，由上表面往下表面方向扩散生长载流子浓度为1×1011～1×1020/cm3的第二n型氮化镓层4，图4为生长的氮化镓层示意图。
步骤(4)，使用等离子体刻蚀去除部分表面的第二n型氮化镓层4和p型氧化镓层3，使第一n型氮化镓层2的部分上表面露出，并使p型氧化镓层3的部分上表面露出。图5为等离子体刻蚀后的示意图。
步骤(5)，在露出的第一n型氮化镓层2与第二n型氮化镓层4的上表面通过磁控溅射先沉积10nm厚的钛，再沉积50nm的金作为电极；在露出的p型氧化镓层3的上表面通过磁控溅射先沉积10nm厚的铬，再沉积50nm厚的金作为电极。图1为沉积金属电极的示意图。
本实施例通过热氧化与热氮化反应，可制备基于n型氮化镓与p型氧化镓的垂直异质p-n结，在此基础上也可制备异质晶体二极管、三极管(NPN型)。进一步的可将第一n型氮化镓层替换为第一p型氧化镓层、p型氧化镓层替换为n型氮化镓层、第二n型氮化镓层替换为第二p型氧化镓层，可制备如图6所示的异质晶体三极管(PNP型)。
实施例2
本实施例提供另一种环形p-n结结构器件及其制备方法，该器件包括：蓝宝石衬底1、第一n型氮化镓层2、位于所述第一n型氮化镓层中部的上方的p型氧化镓层3、位于所述p型氧化镓层上方的第二n型氮化镓层、金属电极。如图7所示为环形p-n结结构器件示意图。
该环形p-n结结构器件制备方法包括：
步骤(1)，在蓝宝石衬底1上生长一层第一n型氮化镓层2，厚度为8μm，图2为生长的氮化镓层示意图。
步骤(2)，在生长的第一n型氮化镓层2上的部分环形区域，通过原子层沉积法覆盖一层二氧化硅掩模层8，图8为覆盖掩模层的示意图。
步骤(3)，通过化学气相沉积法，在第一n型氮化镓层2上未覆盖掩模层的区域，热氧化所述n型氮化镓层，由上表面往下表面方向扩散生长载流子浓度为1×1011～1×1020/cm3的p型氧化镓层3，图9为生长的氧化镓层示意图。
步骤(4)，通过化学气相沉积法，在所述p型氮化镓层3与第一n型氮化镓层上未覆盖掩模层的区域，热氮化p型氧化镓层，由上表面往下表面方向扩散生长载流子浓度为1×1011～1×1020/cm3的第二n型氮化镓层，图10为生长的氮化镓层示意图。
步骤(5)，使用等离子体刻蚀去除掩模层8，使第一n型氮化镓的上表面露出，图7为刻蚀后的示意图。
该实施例利用掩模层，实现选区域的热氧化与热氮化，在此基础上可制备出环形p-n结，根据掩模层位置形状的不同，可扩展的制备出如图11所示的n型沟道场效应管、p型沟道场效应管等异质结电子器件。
实施例3
本实施例提供一种实施例2步骤(3)中扩散生长载流子浓度为1×1011～1×1020/cm3的p型氧化镓层的方法，具体步骤如下：
(1)维持化学气相沉积设备腔体内压强稳定在1.01×105Pa，并持续通入流量为700sccm的氩气作为反应气体，持续通入120分钟。
(2)将腔体快速升温至1200℃，维持1200℃退火60分钟，在n型氮化镓层2上自远离衬底的表面向靠近衬底的表面扩散式生长p型氧化镓薄膜。
实施例4
本实施例提供一种实施例2步骤(4)中扩散生长载流子浓度为1×1011～1×1020/cm3的n型氮化镓层的方法，具体步骤如下：
(1)维持化学气相沉积设备腔体内压强稳定在1.01×105Pa，并持续通入流量为500sccm的氨气作为反应气体，持续通入60分钟。
(2)将腔体快速升温至750℃，维持750℃退火60分钟，在p型氧化镓层3上自远离衬底的表面向靠近衬底的表面扩散式生长n型氮化镓薄膜。
以上内容是结合优选技术方案对本发明所做的进一步说明，所描述的实例是本发明的一部分实例，而不是全部实例。对于本发明所属技术领域的研究人员来说，在不脱离构思的前提下还可以做出简单推演和替换，在没有做出创造性劳动前提下所获得的其他实例，都属于本发明保护的范围。

Claims (16)

1.一种垂直异质p-n结结构器件，其特征在于，包括：衬底，衬底上的第一n型材料层，位于部分所述第一n型材料层上方的p型材料层，位于部分所述p型材料层上方的第二n型材料层，分别位于所述第一n型材料层、p型材料层、第二n型材料层上的金属电极；其中，所述p型材料层的载流子浓度为1×1011～1×1020/cm3。
2.如权利要求1所述的垂直异质p-n结结构器件，其特征在于，所述衬底为蓝宝石衬底、硅衬底、碳化硅衬底、金刚石衬底、氮化铝衬底、氮化镓同质衬底、氮化硼衬底、石墨烯衬底或铜镍衬底。
3.如权利要求1所述的垂直异质p-n结结构器件，其特征在于，所述第一、第二n型材料层为n型氮化镓层、n型氮化铟、n型氮化铝、n型氮化镓铝、或n型氮化镓铟。
4.如权利要求1所述的垂直异质p-n结结构器件，其特征在于，所述p型材料层为p型氧化镓、p型氧化铟、p型氧化铝、p型氧化镓铝或p型氧化镓铟。
5.如权利要求1所述的垂直异质p-n结结构器件，其特征在于，所述金属电极厚度为10～200nm；电极材料为金、银、铝、钛、铬、镍、铂及其合金任一种。
6.如权利要求1所述的器件，其特征在于，所述n型材料层厚度为100nm～8000nm。
7.如权利要求1-6任一项所述的垂直异质p-n结结构器件，其特征在于，所述第一n型材料层与所述p型材料之间、所述p型材料层与所述第二n型材料层之间、所述第一n型材料层与所述p型材料层与所述第二n型材料层之间都形成异质结。
8.如权利要求1-6任一所述的垂直异质p-n结结构器件，其特征在于，所述垂直异质p-n结结构器件用于制作自供电探测器、晶体二极管、晶体三极管、光电探测器、或异质场效应晶体管。
9.一种如权利要求1-6任一所述的垂直异质p-n结结构器件的制备方法，其特征在于，该方法包括以下步骤：
步骤一，在衬底上生长一层n型材料层；该第一n型氮化镓层厚度为8μm；
步骤二，热氧化所述第一n型材料层，由上表面往下表面方向扩散生长载流子浓度为1×1011～1×1020/cm3的p型材料层；
步骤三，在所述p型材料层的基础上，热氮化所述p型材料层，由上表面往下表面方向扩散生长第二n型材料层；
步骤四，刻蚀去除部分表面的第二n型材料层和p型材料层，使所述第一n型材料层的部分上表面露出，以及使所述p型材料层的部分上表面露出；
步骤五，在露出的所述第一n型材料层、所述p型材料层与所述第二n型材料层的上表面分别沉积金属电极。
10.如权利要求9所述的制备方法，其特征在于，所述衬底包括蓝宝石衬底、硅衬底、碳化硅衬底、金刚石衬底、氮化铝衬底、氮化镓衬底、氮化硼衬底、石墨烯衬底、或铜镍衬底。
11.如权利要求9所述的制备方法，其特征在于，所述n型材料层为n型氮化镓、n型氮化铟、n型氮化铝、n型氮化镓铝、或n型氮化镓铟。
12.如权利要求9所述的制备方法，其特征在于，所述p型材料层为p型氧化镓、p型氧化铟、p型氧化铝、p型氧化镓铝或p型氧化镓铟。
13.如权利要求9所述的制备方法，其特征在于，所述p型材料层的厚度通过调节热氧化生长的生长温度、生长时间进行调控；所述n型材料层的厚度通过调节热氮化生长的生长温度、生长时间进行调控。
14.如权利要求9所述的制备方法，其特征在于，所述电极采用热蒸发、电子束蒸镀或测控溅射沉积。
15.如权利要求9所述的制备方法，其特征在于，用低功函数金属及其合金作为与所述n型材料直接接触的金属；用高功函数金属及其合金作为与所述p型材料直接接触的金属。
16.如权利要求9所述的制备方法，其特征在于，所述步骤四中的刻蚀方式为等离子体刻蚀或反应性等离子体刻。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103765593A (zh) * 2011-09-08 2014-04-30 株式会社田村制作所 Ga2O3 系半导体元件
CN106531838A (zh) * 2016-12-08 2017-03-22 西安电子科技大学 基于Ga2O3/SiC异质结构的光电NPN晶体管及其制备方法
CN106784125A (zh) * 2016-12-08 2017-05-31 西安电子科技大学 Ga2O3/SiC异质结光电PNP晶体管及其制备方法
WO2018103645A1 (zh) * 2016-12-08 2018-06-14 西安电子科技大学 Ga2O3/SiC异质结NPN/PNP光电晶体管的制备方法
CN109244179A (zh) * 2018-08-10 2019-01-18 西安电子科技大学 基于金刚石/SiC异质结构的光电NPN晶体管及其制备方法
CN109346400A (zh) * 2018-10-17 2019-02-15 吉林大学 一种高质量Ga2O3薄膜及其异质外延制备方法
CN109478571A (zh) * 2016-07-26 2019-03-15 三菱电机株式会社 半导体装置及半导体装置的制造方法
CN109950323A (zh) * 2017-12-20 2019-06-28 中国科学院苏州纳米技术与纳米仿生研究所 极化超结的ⅲ族氮化物二极管器件及其制作方法
CN110350028A (zh) * 2019-07-02 2019-10-18 深圳第三代半导体研究院 一种氮掺杂氧化镓薄膜结构及其制备方法
CN110379857A (zh) * 2019-07-02 2019-10-25 深圳第三代半导体研究院 一种包含p型氧化镓薄层的开关器件及其制备方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103765593A (zh) * 2011-09-08 2014-04-30 株式会社田村制作所 Ga2O3 系半导体元件
CN109478571A (zh) * 2016-07-26 2019-03-15 三菱电机株式会社 半导体装置及半导体装置的制造方法
CN106531838A (zh) * 2016-12-08 2017-03-22 西安电子科技大学 基于Ga2O3/SiC异质结构的光电NPN晶体管及其制备方法
CN106784125A (zh) * 2016-12-08 2017-05-31 西安电子科技大学 Ga2O3/SiC异质结光电PNP晶体管及其制备方法
WO2018103645A1 (zh) * 2016-12-08 2018-06-14 西安电子科技大学 Ga2O3/SiC异质结NPN/PNP光电晶体管的制备方法
CN109950323A (zh) * 2017-12-20 2019-06-28 中国科学院苏州纳米技术与纳米仿生研究所 极化超结的ⅲ族氮化物二极管器件及其制作方法
CN109244179A (zh) * 2018-08-10 2019-01-18 西安电子科技大学 基于金刚石/SiC异质结构的光电NPN晶体管及其制备方法
CN109346400A (zh) * 2018-10-17 2019-02-15 吉林大学 一种高质量Ga2O3薄膜及其异质外延制备方法
CN110350028A (zh) * 2019-07-02 2019-10-18 深圳第三代半导体研究院 一种氮掺杂氧化镓薄膜结构及其制备方法
CN110379857A (zh) * 2019-07-02 2019-10-25 深圳第三代半导体研究院 一种包含p型氧化镓薄层的开关器件及其制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CHRISTIAN RUMELHARD著: "《微波光子链路 组件与电路》", 30 June 2017 *

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