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CN111354677A - 深沟槽隔离结构的制备方法及半导体器件 - Google Patents

深沟槽隔离结构的制备方法及半导体器件 Download PDF

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CN111354677A
CN111354677A CN202010156436.5A CN202010156436A CN111354677A CN 111354677 A CN111354677 A CN 111354677A CN 202010156436 A CN202010156436 A CN 202010156436A CN 111354677 A CN111354677 A CN 111354677A
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Abstract

本申请公开了一种深沟槽隔离结构的制备方法及半导体器件，该器件包括深沟槽隔离结构。本申请通过在LDMOS器件的制备过程中，在深沟槽隔离结构对应的第一沟槽刻蚀形成后，对第一沟槽进行磷离子注入，在第一沟槽的侧壁和底部形成N型重掺杂层，该N型重掺杂层可将与其接触的N型埋区引出，因此不需要在形成深N型阱时耗费较长的时间进行高温热推进使深N型阱扩散与N型埋层接触以便于引出，从而降低了高温热推进的处理时间，降低了制造成本；同时，由于高温热推进时间缩短，因此阻止了N型埋层向上的进一步扩散，增加了器件纵向结构中的耐压长度，提高了纵向耐压。

Description

深沟槽隔离结构的制备方法及半导体器件
技术领域
本申请涉及半导体制造技术领域，具体涉及一种深沟槽隔离(Deep TrenchIsolation，DTI)结构的制备方法及半导体器件。
背景技术
随着横向双扩散金属氧化物半导体(Lateral Double-diffused Metal-OxideSemiconductor，LDMOS)器件的应用电压的不断提高，对高压器件和低压器件之间的隔离结构的耐压能力也提出了更高的要求。PN结(Positive Negative Junction)的隔离结构被广泛应用在低压段BCD(Bipolar-CMOS-DMOS)工艺中，但是PN结隔离结构的尺寸随着耐压升高急剧增加，且PN结隔离的漏电也随之升高。因此，为了减小隔离结构的尺寸并减小漏电效应，深沟槽隔离结构逐渐地被应用到中-高压BCD工艺中。对比于PN结隔离，深沟槽隔离结构的最大优势是尺寸较小。
参考图1，其示出了相关技术中提供的包含深沟槽隔离结构的器件的剖面示意图，如图1所示，相关技术提供的器件中，N型埋层(Negative-type Buried Layer，NBL)106的引出是通过在P型外延层表面进行大能量的磷离子注入，磷离子注入后，通过长时间的高温热过程推进(Drive-in)，使得磷离子注入往下，同时N型埋层106往上扩散，形成图1中所示的深N型阱(Deep Negative-type Well，DNW)105和N型埋层106，引出N型埋层106至电极。
随着LDMOS器件的应用电压的不断升高，P型外延层的厚度也需要不断增厚，为使深N型阱105和N型埋层106充分接触，在磷离子注入能量被限定的情况下，需要不断增加高温热推进的时间，因此导致制造成本增加；此外，增加热过程的时间会导致N型埋层106向上扩散，降低了深沟槽隔离结构的纵向击穿电压。
发明内容
本申请提供了一种深沟槽隔离结构的制备方法及深沟槽隔离结构，可以解决相关技术中提供的深沟槽隔离结构的由于在制备过程中高温热推进时间较长所导致的制造成本较高的问题。
一方面，本申请实施例提供了一种深沟槽隔离结构的制备方法，所述方法应用于LDMOS器件的制造工艺中，所述方法包括：
提供一P(Positive)型衬底，沿所述P型衬底剖面长度方向依次包括第一区域、第二区域、第三区域和第四区域，所述第二区域和所述第三区域的P型衬底中形成有N型埋层，所述P型衬底上形成有P型外延层，所述第二区域和所述第三区域的P型外延层中形成有深N型阱，所述P型外延层上依次形成有第一硅氧化物层和硬掩模层，每个区域的P型外延层中形成有隔离介质层，所述硬掩模层上形成有第二硅氧化物层，所述深N型阱与所述N型埋层不接触；
刻蚀形成第一沟槽，使所述第一沟槽底部的P型衬底暴露，以所述第二硅氧化物层为屏蔽层对所述第一沟槽进行磷离子注入，在所述第一沟槽的侧壁和底部形成N型重掺杂层，所述第二区域和所述第三区域的N型重掺杂层与所述N型埋层和所述深N型阱接触；
在所述第一沟槽的侧壁和底部形成多晶硅层；
对所述多晶硅层进行热氧化处理，使所述多晶硅层转化为硅氧化物，对所述硅氧化物进行刻蚀，使所述第一沟槽底部的P型衬底暴露；
以所述第二硅氧化物层为掩模层对所述第一沟槽进行刻蚀至所述P型衬底下方的目标深度，形成第二沟槽，对所述第二沟槽底部的P型衬底进行硼离子注入，形成底部P型掺杂区；
对所述第二沟槽的侧壁和底部的多晶硅进行热氧化处理，使所述第二沟槽的侧壁和底部的多晶硅转化为硅氧化物，所述第二沟槽侧壁和底部转化的硅氧化物以及所述多晶硅层转化的硅氧化物构成第三硅氧化物层；
在所述第二沟槽中填充多晶硅形成所述深沟槽隔离结构，进行平坦化去除所述硬掩模层后形成浅沟槽隔离(Shallow Trench Isolation，STI)结构。
可选的，所述以所述第二硅氧化物层为屏蔽层对所述第一沟槽进行磷离子注入的过程中，磷离子注入的能量的取值范围为15千电子伏特(KeV)至75千电子伏特。
可选的，所述以所述第二硅氧化物层为屏蔽层对所述第一沟槽进行磷离子注入的过程中，磷离子的剂量的取值范围为1×1014每平方厘米(cm-2)至5×1014每平方厘米。
可选的，所述以所述第二硅氧化物层为屏蔽层对所述第一沟槽进行磷离子注入的过程中，磷离子注入的角度的取值范围为7度至45度。
可选的，所述在所述第一沟槽的侧壁和底部形成多晶硅层，包括：
通过化学气相沉积(Chemical Vapor Deposition，CVD)工艺在所述第一沟槽的侧壁和底部沉积形成所述多晶硅层；或者，通过硅外延工艺在所述第一沟槽的侧壁和底部形成所述多晶硅层。
可选的，所述以所述第二硅氧化物层为屏蔽层对所述第一沟槽进行磷离子注入的过程中，磷离子注入的角度为0度。
可选的，所述对所述第二沟槽底部的P型衬底进行热氧化处理之后，在所述第二沟槽中填充多晶硅之前，还包括：
在所述第二沟槽中沉积硅氧化物。
可选的，所述刻蚀形成第一沟槽之前，还包括：
对所述P型衬底进行锑离子注入，进行高温热推进在所述P型衬底中形成所述N型埋层；
在所述P型衬底上进行外延生长形成所述P型外延层；
对所述P型外延层进行高能磷离子注入，进行高温热推进在所述P型外延层中形成所述深N型阱；
在所述P型外延层上依次形成第四硅氧化物层和硬掩模层；
在所述每个区域之间刻蚀形成第三沟槽，使所述第三沟槽底部的P型外延层暴露；
对所述暴露的P型外延层中形成所述第硅氧化物层，在所述第一沟槽中填充第五硅氧化物层形成所述隔离介质层，在所述第三硅氧化物层和所述硬掩模层上形成所述第二硅氧化物层。
可选的，所述进行平坦化去除所述硬掩模层之后，还包括：
进行离子注入，在所述第一区域的P型外延层中形成第一P型阱和第一N型阱；在所述第二区域的P型外延层中形成第二N型阱，在所述第三区域的P型外延层中形成第三N型阱，在所述第四区域的P型外延层中形成第四N型阱和第二P型阱，所述第一N型阱和所述第四N型阱分别与所述N型重掺杂层接触；
进行离子注入，在所述第一P型阱中形成第一P型重掺杂区，在所述第一N型阱中形成第一N型重掺杂区，在所述第二N型阱中形成第二N型重掺杂区，在所述第三N型阱中形成第三N型重掺杂区，在所述第四N型阱中形成第四N型重掺杂区，在所述第二P型阱中形成第二P型重掺杂区。
可选的，所述进行离子注入之后，还包括：
在所述P型外延层和所述浅沟槽隔离层上形成层间介质层；
在所述层间介质层中刻蚀形成通孔，所述通孔分别使所述第一P型重掺杂区、所述第一N型重掺杂区、所述第二N型重掺杂区、所述第三N型重掺杂区、所述第四N型重掺杂区和所述第二P型重掺杂区暴露；
在所述通孔中填充金属层，对所述金属层进行平坦化处理形成接触通孔；
在每个所述接触通孔上形成引线，与所述第一P型重掺杂区和所述第一N型重掺杂区连接的接触通孔与同一引线连接，与所述第二P型重掺杂区和所述第四N型重掺杂区连接的接触通孔与同一引线连接。
可选的，所述对所述金属层进行平坦化处理形成接触通孔，包括：
通过化学机械研磨(Chemical Mechanical Polish，CMP)工艺对所述金属层进行平坦化处理形成所述接触通孔。
可选的，所述N型重掺杂层的厚度的取值范围为100埃
Figure BDA0002404213850000041
至1000埃。
可选的，所述硬掩模层包括硅氮化物。
另一方面，本申请提供了一种半导体器件，包括：
P型衬底，所述P型衬底沿剖面长度方向依次包括第一区域、第二区域、第三区域和第四区域，所述第二区域和所述第三区域的P型衬底中形成有N型埋层；
P型外延层，所述P型外延层形成于所述P型衬底上，每个区域的P型外延层中形成有浅沟槽隔离结构，所述第二区域和所述第三区域的P型外延层中形成有深N型阱；
所述第一区域和所述第二区域的P型外延层，所述第二区域和所述第三区域的P型外延层和所述所述第三区域和所述第四区域的P型外延层中形成有深沟槽隔离结构，所述深沟槽隔离结构的周侧的P型外延层中形成有N型重掺杂层，所述第二区域和所述第三区域的N型重掺杂层与所述N型埋层和所述深N型阱接触，所述深沟槽隔离结构的最外层包括第三硅氧化物层，所述第三硅氧化物层内填充有多晶硅，与所述深沟槽隔离结构的底部接触的P型衬底中形成有底部P型掺杂区；
所述第一区域的P型外延层中形成有第一P型阱和第一N型阱，所述第一P型阱中形成有第一P型重掺杂区，所述第一N型阱中形成有第一N型重掺杂区，所述第一N型阱与所述N型重掺杂层接触；
所述第二区域的P型外延层中形成有第二N型阱，所述第二N型阱中形成有第二N型重掺杂区；
所述第三区域的P型外延层中形成有第三N型阱，所述第三N型阱中形成有第三N型重掺杂区；
所述第四区域的P型外延层中形成有第四N型阱和第二P型阱，所述第四N型阱中形成有第四N型重掺杂区，所述第四N型阱与所述N型重掺杂层接触，所述第二P型阱中形成有第二P型重掺杂区。
可选的，所述P型外延层上形成有层间介质层；
所述层间介质层中形成有接触通孔，所述接触通孔的底端分别与所述第一P型重掺杂区、所述第一N型重掺杂区、所述第二N型重掺杂区、所述第三N型重掺杂区、所述第四N型重掺杂区和所述第二P型重掺杂区连接；
每个所述接触通孔上形成有引线，与所述第一P型重掺杂区和所述第一N型重掺杂区连接的接触通孔与同一引线连接，与所述第二P型重掺杂区和所述第四N型重掺杂区连接的接触通孔与同一引线连接。
本申请技术方案，至少包括如下优点：
通过在LDMOS器件的制备过程中，在深沟槽隔离结构对应的第一沟槽刻蚀形成后，对第一沟槽进行磷离子注入，在第一沟槽的侧壁和底部形成N型重掺杂层，该N型重掺杂层可将与其接触的N型埋区引出，因此不需要在形成深N型阱时耗费较长的时间进行高温热推进使深N型阱扩散与N型埋层接触以便于引出，从而降低了高温热推进的处理时间，降低了制造成本；同时，由于高温热推进时间缩短，因此阻止了N型埋层向上的进一步扩散，增加了器件纵向结构中的击穿电压，提高了纵向耐压能力。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中提供的包含深沟槽隔离结构的器件的剖面示意图；
图2是本申请一个示例性实施例提供的深沟槽隔离结构的制备方法的流程图；
图3至图8是本申请一个示例性实施例提供的深沟槽隔离结构的制备流程图；
图9是本申请一个示例性实施例提供的半导体器件的制备方法的流程图；
图10是本申请一个示例性实施例提供的LDMOS器件的剖面示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图2，其示出了本申请一个示例性实施例提供的深沟槽隔离结构的制备方法的流程图，该方法可应用于LDMOS器件的制造工艺中，该方法包括：
步骤S1，提供一P型衬底，沿P型衬底剖面长度方向依次包括第一区域、第二区域、第三区域和第四区域，第二区域和第三区域的P型衬底中形成有N型埋层，P型衬底上形成有P型外延层，第二区域和第三区域的P型外延层中形成有深N型阱，P型外延层上依次形成有第一硅氧化物层和硬掩模层，每个区域的P型外延层中形成有隔离介质层，硬掩模层上形成有第二硅氧化物层，深N型阱与N型埋层不接触。
参考图3，其示出了形成有步骤S1中的提供的结构的器件的剖面示意图，如图3所示，沿P型衬底101剖面长度方向(如图3中箭头所示的方向)依次包括第一区域201、第二区域202、第三区域203和第四区域204，P型衬底101上通过外延生长形成有P型外延层102，P型衬底101中形成有N型埋层106，在P型外延层102中形成有深N型阱105，P型外延层102上依次形成有第四硅氧化物层1211和硬掩模层120，每个区域(即第一区域201、第二区域202、第三区域203和第四区域204中的每个区域)的P型外延层102中形成有隔离介质层(如图3中的虚线所示)，硬掩模层120上形成有第二硅氧化物层1213，其中，深N型阱105与N型埋层106不接触。
示例性的，第一区域201和第四区域204为低压(Low Voltage，VLow)器件区域，第二区域202和第三区域203为高压(High Voltage，VHigh)器件区域。
可选的，本实施例中，在步骤S1之前，还包括：
步骤P1.1，对P型衬底101进行锑离子注入，进行高温热推进在P型衬底101中形成N型埋层106。
步骤P1.2，在P型衬底101上进行外延生长形成P型外延层102。
步骤P1.3，对P型外延层102进行高能磷离子注入，进行高温热推进在P型外延层102中形成深N型阱105。
示例性的，参考图3，在步骤P1.3中，由于不需要使深N型阱105扩散至与N型埋层106接触，因此不需要进行较长时间的高温推进处理。
步骤P1.4，在P型外延层102上依次形成第四硅氧化物层1211和硬掩模层120。
示例性的，参考图3，可通过对P型外延层102进行热氧化工艺处理，形成第四硅氧化物层1211；通过CVD工艺(例如等离子体增强化学气相沉积(Plasma Enhanced ChemicalVapor Deposition，PECVD)工艺)在第四硅氧化物层1211上沉积硅氮化物，形成硬掩模层120。
步骤P1.5，在每个区域之间刻蚀形成第三沟槽205，使第三沟槽205底部的P型外延层102暴露。
示例性的，参考图3，可以硬掩模层120为屏蔽层通过刻蚀形成第三沟槽205，每个第三沟槽205底部的P型外延层102暴露。该第三沟槽205为浅沟槽，其作为制备隔离介质层对应的沟槽。
步骤P1.6，在第三沟槽中填充第五硅氧化物层，在第五硅氧化物层和硬掩模层上形成第二硅氧化物层。
示例性的，参考图3，在第三沟槽205中沉积厚的第五硅氧化物层1212，对第五硅氧化物层1212进行平坦化处理(例如，通过CMP工艺进行平坦化处理)使表面平整且使硬掩模层120暴露后，在第五硅氧化物层1212和硬掩模层120上沉积形成第二硅氧化物层1213。
需要说明的是，步骤S1中形成的结构可通过步骤P1.1至步骤P1.6中提供的方法制备，也可通过其他方法进行制备，步骤P1.1至步骤P1.6中提供的方法仅为一种可选的方法。
步骤S2，刻蚀形成第一沟槽，使第一沟槽底部的P型衬底暴露，以第二硅氧化物层为屏蔽层对第一沟槽进行磷离子注入，在第一沟槽的侧壁和底部形成N型重掺杂层，第二区域和第三区域的N型重掺杂层与N型埋层和深N型阱接触。
本实施例中，深沟槽隔离结构(如图8中虚线所示)对应的沟槽由两阶段的刻蚀形成，其中，第一阶段刻蚀形成的沟槽为步骤S2中刻蚀形成的第一沟槽206。
参考图4，其示出了通过步骤S2形成的结构的剖面示意图，如图4所示，可通过光刻工艺在第二硅氧化物层1213的预定区域(除需要刻蚀的区域以外的其他区域)覆盖光阻，对没有被光阻覆盖的暴露区域进行刻蚀直至P型衬底101暴露，对光阻进行清除后以第二硅氧化物层1213为屏蔽层对第一沟槽206进行低能量、高剂量、大角度磷离子注入，在第一沟槽206的侧壁和底部形成N型重掺杂层116，其中，第二区域202的N型重掺杂层116分别与N型埋层106和深N型阱105接触，第三区域203的N型重掺杂层116分别与N型埋层106和深N型阱105接触。
可选的，步骤S2的“以第二硅氧化物层为屏蔽层对第一沟槽进行磷离子注入”中，磷离子注入可设置为下述至少一种参数取值范围：磷离子注入的能量的取值范围为15千电子伏特至75千电子伏特，磷离子的剂量的取值范围为1×1014每平方厘米至5×1014每平方厘米，磷离子注入的角度的取值范围为7度至45度。
步骤S3，在第一沟槽的侧壁和底部形成多晶硅层。
参考图5，其示出了在第一沟槽206的侧壁和底部形成多晶硅层122的剖面示意图。可选的，本实施例中，可通过CVD工艺在第一沟槽206的侧壁和底部沉积形成多晶硅层122；或者，通过硅外延工艺在第一沟槽206的侧壁和底部形成多晶硅层122。
需要说明的是，步骤S3中若采用硅外延技术，会在绝缘介质层(例如本申请实施例中的硅氧化物层和硬掩模层)表面和侧面形成多晶硅，而在硅表面和侧面形成单晶硅，本申请中统一用多晶硅层122进行说明。
步骤S4，对多晶硅层进行热氧化处理，使多晶硅层转化为硅氧化物，对硅氧化物进行刻蚀，使第一沟槽底部的P型衬底暴露。
参考图6，其示出了经过步骤S4后形成的硅氧化物1101以及对第一沟槽206进行刻蚀后的剖面示意图，如图6所示，对第一沟槽206进行刻蚀后，P型衬底101暴露。
需要说明的是，热氧化的过程还会将N型重掺杂区116的多晶硅中的磷杂质逐渐扩散到深沟槽隔离结构的硅侧壁中，与注入的磷杂质共同形成最终的N型重掺杂层116，从而降低了N型重掺杂层116的导通电阻。多晶硅被完全氧化成硅氧化物后，硅氧化物附着在深沟槽隔离结构的侧壁的硅表面，保护N型重掺杂层116，防止已掺杂的N型重掺杂层116的侧壁硅在后续的氧化过程中被过多损耗。
可选的，通过将N型重掺杂层116的厚度控制在范围为100埃至1000埃，可使热氧化处理的过程中的硅氧化物转化完全，能够附着在深沟槽隔离结构的侧壁的硅的表面，以减少已掺杂的硅的氧化损耗。
步骤S5，以第二硅氧化物层为掩模层对第一沟槽进行刻蚀至P型衬底下方的目标深度，形成第二沟槽，对第二沟槽底部的P型衬底进行硼离子注入，形成P型掺杂区。
参考图7，其示出了步骤S5中形成的第二沟槽207和P型掺杂区111的剖面示意图。其中，步骤S5中的刻蚀过程为深沟槽隔离结构对应的沟槽的第二阶段刻蚀，第二阶段刻蚀是对第一阶段刻蚀形成的第一沟槽206继续向下刻蚀至目标深度，形成第二沟槽207。
步骤S6，对第二沟槽的侧壁和底部的多晶硅进行热氧化处理，使第二沟槽的侧壁和底部的多晶硅转化为硅氧化物，第二沟槽侧壁和底部转化的硅氧化物以及多晶硅层转化的硅氧化物构成第三硅氧化物层。
步骤S7，在第二沟槽中填充多晶硅形成深沟槽隔离结构，进行平坦化去除硬掩模层后形成浅沟槽隔离结构。
参考图8，其示出形成得到的包含深沟槽隔离结构(如图8中的虚线所示)的器件的剖面示意图。示例性的，如图8所示，在步骤S7中，热氧化第二沟槽207的下半部分的硅，其形成的硅氧化物与步骤S4中形成的硅氧化物1101构成第三硅氧化物层110，由于深沟槽隔离结构的上半部分前后经过两次热氧化过程，因此第三硅氧化物层110的上半部分比其下半部分厚；在步骤S8中，可通过沉积硅氧化物适当加厚第三硅氧化物层110，随后沉积多晶硅层107，以硬掩模层120为停止层，进行第二次平坦化处理(例如，通过CMP工艺进行平坦化处理)将表面平坦化，去除硬掩模层120，隔离介质层被平坦化后形成浅沟槽隔离结构115。
综上所述，本申请实施例中，通过在LDMOS器件的制备过程中，在深沟槽隔离结构对应的第一沟槽刻蚀形成后，对第一沟槽进行磷离子注入，在第一沟槽的侧壁和底部形成N型重掺杂层，该N型重掺杂层可将与其接触的N型埋区引出，因此不需要在形成深N型阱时耗费较长的时间进行高温热推进使深N型阱扩散与N型埋层接触以便于引出，从而降低了高温热推进的处理时间，降低了制造成本；同时，由于高温热推进时间缩短，因此阻止了N型埋层向上的进一步扩散，增加了器件纵向结构中的击穿电压，提高了纵向耐压能力。
参考图9，其示出了本申请一个示例性实施例提供的半导体器件的制备方法的流程图，该方法可以是图2实施例中步骤S7之后的方法，该方法包括：
步骤S8，进行离子注入，在第一区域的P型外延层中形成第一P型阱和第一N型阱，在第二区域的P型外延层中形成第二N型阱，在第三区域的P型外延层中形成第三N型阱，在第四区域的P型外延层中形成第四N型阱和第二P型阱，第一N型阱和第四N型阱分别与N型重掺杂层接触。
参考图8，通过离子注入，第一区域201的P型外延层102中形成有第一P型阱1031和第一N型阱1041，第二区域202的P型外延层102中形成有第二N型阱1042，第三区域203的P型外延层102中形成第三N型阱1043，第四区域204的P型外延层102中形成第四N型阱1044和第二P型阱1032，其中，第一N型阱1041与第一区域201中的N型重掺杂层116接触，第四N型阱1044与第四区域204中的N型重掺杂层116接触。
步骤S9，进行离子注入，在第一P型阱中形成第一P型重掺杂区，在第一N型阱中形成第一N型重掺杂区，在第二N型阱中形成第二N型重掺杂区，在第三N型阱中形成第三N型重掺杂区，在第四N型阱中形成第四N型重掺杂区，在第二P型阱中形成第二P型重掺杂区。
参考图9，通过离子注入，第一P型阱1031中形成有第一P型重掺杂区1091，第一N型阱1041中形成第一N型重掺杂区1081，第二N型阱1042中形成第二N型重掺杂区1082，第三N型阱1043中形成有第三N型重掺杂区1083，第四N型阱1044中形成有第四N型重掺杂区1084，第二P型阱1032中形成有第二P型重掺杂区1092。
步骤S10，在P型外延层和浅沟槽隔离层上形成层间介质层。
参考图10，其示出了通过步骤S10至步骤S13的后道工艺后形成的LDMOS器件的隔离结构的剖面示意图。示例性的，如图10所示，该层间介质层114包括低介电常数(介电常数低于4)材料(例如二氧化硅)，可通过CVD工艺在P型外延层102和浅沟槽隔离层115上形成层间介质层114。可选的，第一区域201、第四区域204为低压器件区域，第二区域202、第三区域203为高压器件区域。
步骤S11，在层间介质层中刻蚀形成通孔，通孔分别使第一P型重掺杂区、第一N型重掺杂区、第二N型重掺杂区、第三N型重掺杂区、第四N型重掺杂区和第二P型重掺杂区暴露。
示例性的，可通过光刻工艺在层间介质层中刻蚀形成多个通孔，多个通孔中的每个通孔分别使第一P型重掺杂区1091、第一N型重掺杂区1081、第二N型重掺杂区1082、第三N型重掺杂区1083、第四N型重掺杂区1084和第二P型重掺杂区1092的部分区域暴露以便于引出。
步骤S12，在通孔中填充金属层，对金属层进行平坦化处理形成接触通孔。
示例性的，如图10所示，可通过电镀(例如电镀金属铜)或者CVD工艺(例如CVD沉积金属钨)在通孔中填充金属层，通过CMP工艺对金属层进行平坦化处理形成接触通孔112。
步骤S13，在每个接触通孔上形成引线，与第一P型重掺杂区和第一N型重掺杂区连接的接触通孔与同一引线连接，与第二P型重掺杂区和第四N型重掺杂区连接的接触通孔与同一引线连接。
示例性的，如图10所示，可通过物理气相沉积(Physical Vapor Deposition，PVD)工艺在层间介质层114和接触通孔上沉积形成金属(例如金属铝或者金属铜)层后，通过光刻工艺对金属层进行刻蚀形成引线113，其中，分别与第一P型重掺杂区1091和第一N型重掺杂区1081连接的接触通孔112与同一引线113连接，分别与第二P型重掺杂区1092和第四N型重掺杂区1084连接的接触通孔112与同一引线113连接。
参考图8，其示出了本申请一个示例性实施例提供的半导体器件的剖面图，该器件可通过上述方法实施例进行制备，如图8所示，该器件包含深沟槽隔离结构(如图8中的虚线所示)，该器件包括：
P型衬底101，沿P型衬底101剖面长度方向依次包括第一区域201、第二区域202、第三区域203和第四区域204，第二区域202和第三区域203的P型衬底101中形成有N型埋层106。
P型外延层102，P型外延层102形成于P型衬底101上，每个区域的P型外延层102中形成有浅沟槽隔离结构115，第二区域202和第三区域203的P型外延层102中形成有深N型阱105，深N型阱105与N型埋层106不接触。
第一区域201和第二区域202的P型外延层102之间，第二区域202和第三区域203的P型外延层102之间，以及第三区域203和第四区域204的P型外延层102中形成有深沟槽隔离结构(如图8中虚线所示)，深沟槽隔离结构的周侧的P型外延层102中形成有N型重掺杂层116，第二区域202和第三区域203的N型重掺杂层116分别与N型埋层106和深N型阱105接触，深沟槽隔离结构的最外层包括第三硅氧化物层110，第三硅氧化物层110内填充有多晶硅107，与深沟槽隔离结构的底部接触的P型衬底101中形成有底部P型掺杂区111。
第一区域201的P型外延层102中形成有第一P型阱1031和第一N型阱1041，第一P型阱1031中形成有第一P型重掺杂区1091，第一N型阱1041中形成有第一N型重掺杂区1081，第一N型阱1041与N型重掺杂层116接触。
第二区域202的P型外延层102中形成有第二N型阱1042，第二N型阱1042中形成有第二N型重掺杂区1082。
第三区域203的P型外延层102中形成有第三N型阱1043，第三N型阱1043中形成有第三N型重掺杂区1083。
第四区域204的P型外延层102中形成有第四N型阱1044和第二P型阱1032，第四N型阱1044中形成有第四N型重掺杂区1084，第四N型阱1044与N型重掺杂层116接触，第二P型阱1032中形成有第二P型重掺杂区1092。
参考图10，其示出了本申请一个示例性实施例提供的半导体器件的剖面图，该器件可通过上述方法实施例进行制备，如图10所示，该器件与图8实施例的器件的区别在于：
P型外延层102上形成有层间介质层114，层间介质层114中形成有接触通孔112，每个接触通孔112的底端分别与第一P型重掺杂区1091、第一N型重掺杂区1081、第二N型重掺杂区1082、第三N型重掺杂区1083、第四N型重掺杂区1084和第二P型重掺杂区1092连接。
每个接触通孔112上形成有引线113，与第一P型重掺杂区1091和第一N型重掺杂区1081连接的接触通孔112与同一引线113连接，与第二P型重掺杂区1092和第四N型重掺杂区1084连接的接触通孔112与同一引线113连接。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (15)

1.一种深沟槽隔离结构的制备方法，其特征在于，所述方法应用于LDMOS器件的制造工艺中，所述方法包括：
提供一P型衬底，沿所述P型衬底剖面长度方向依次包括第一区域、第二区域、第三区域和第四区域，所述第二区域和所述第三区域的P型衬底中形成有N型埋层，所述P型衬底上形成有P型外延层，所述第二区域和所述第三区域的P型外延层中形成有深N型阱，所述P型外延层上依次形成有第一硅氧化物层和硬掩模层，每个区域的P型外延层中形成有隔离介质层，所述硬掩模层上形成有第二硅氧化物层，所述深N型阱与所述N型埋层不接触；
刻蚀形成第一沟槽，使所述第一沟槽底部的P型衬底暴露，以所述第二硅氧化物层为屏蔽层对所述第一沟槽进行磷离子注入，在所述第一沟槽的侧壁和底部形成N型重掺杂层，所述第二区域和所述第三区域的N型重掺杂层与所述N型埋层和所述深N型阱接触；
在所述第一沟槽的侧壁和底部形成多晶硅层；
对所述多晶硅层进行热氧化处理，使所述多晶硅层转化为硅氧化物，对所述硅氧化物进行刻蚀，使所述第一沟槽底部的P型衬底暴露；
以所述第二硅氧化物层为掩模层对所述第一沟槽进行刻蚀至所述P型衬底下方的目标深度，形成第二沟槽，对所述第二沟槽底部的P型衬底进行硼离子注入，形成底部P型掺杂区；
对所述第二沟槽的侧壁和底部的多晶硅进行热氧化处理，使所述第二沟槽的侧壁和底部的多晶硅转化为硅氧化物，所述第二沟槽侧壁和底部转化的硅氧化物以及所述多晶硅层转化的硅氧化物构成第三硅氧化物层；
在所述第二沟槽中填充多晶硅形成所述深沟槽隔离结构，进行平坦化去除所述硬掩模层后形成浅沟槽隔离结构。
2.根据权利要求1所述的方法，其特征在于，所述以所述第二硅氧化物层为屏蔽层对所述第一沟槽进行磷离子注入的过程中，磷离子注入的能量的取值范围为15千电子伏特至75千电子伏特。
3.根据权利要求2所述的方法，其特征在于，所述以所述第二硅氧化物层为屏蔽层对所述第一沟槽进行磷离子注入的过程中，磷离子的剂量的取值范围为1×1014每平方厘米至5×1014每平方厘米。
4.根据权利要求3所述的方法，其特征在于，所述以所述第二硅氧化物层为屏蔽层对所述第一沟槽进行磷离子注入的过程中，磷离子注入的角度的取值范围为7度至45度。
5.根据权利要求1所述的方法，其特征在于，所述在所述第一沟槽的侧壁和底部形成多晶硅层，包括：
通过CVD工艺在所述第一沟槽的侧壁和底部沉积形成所述多晶硅层；或者，通过硅外延工艺在所述第一沟槽的侧壁和底部形成所述多晶硅层。
6.根据权利要求1所述的方法，其特征在于，所述以所述第二硅氧化物层为屏蔽层对所述第一沟槽进行磷离子注入的过程中，磷离子注入的角度为0度。
7.根据权利要求1所述的方法，其特征在于，所述对所述第二沟槽底部的P型衬底进行热氧化处理之后，在所述第二沟槽中填充多晶硅之前，还包括：
在所述第二沟槽中沉积硅氧化物。
8.根据权利要求1至7任一所述的方法，其特征在于，所述刻蚀形成第一沟槽之前，还包括：
对所述P型衬底进行锑离子注入，进行高温热推进在所述P型衬底中形成所述N型埋层；
在所述P型衬底上进行外延生长形成所述P型外延层；
对所述P型外延层进行高能磷离子注入，进行高温热推进在所述P型外延层中形成所述深N型阱；
在所述P型外延层上依次形成第四硅氧化物层和硬掩模层；
在所述每个区域之间刻蚀形成第三沟槽，使所述第三沟槽底部的P型外延层暴露；
对所述暴露的P型外延层中形成所述第硅氧化物层，在所述第一沟槽中填充第五硅氧化物层形成所述隔离介质层，在所述第三硅氧化物层和所述硬掩模层上形成所述第二硅氧化物层。
9.根据权利要求8所述的方法，其特征在于，所述进行平坦化去除所述硬掩模层之后，还包括：
进行离子注入，在所述第一区域的P型外延层中形成第一P型阱和第一N型阱；在所述第二区域的P型外延层中形成第二N型阱，在所述第三区域的P型外延层中形成第三N型阱，在所述第四区域的P型外延层中形成第四N型阱和第二P型阱，所述第一N型阱和所述第四N型阱分别与所述N型重掺杂层接触；
进行离子注入，在所述第一P型阱中形成第一P型重掺杂区，在所述第一N型阱中形成第一N型重掺杂区，在所述第二N型阱中形成第二N型重掺杂区，在所述第三N型阱中形成第三N型重掺杂区，在所述第四N型阱中形成第四N型重掺杂区，在所述第二P型阱中形成第二P型重掺杂区。
10.根据权利要求9所述的方法，其特征在于，所述进行离子注入之后，还包括：
在所述P型外延层和所述浅沟槽隔离层上形成层间介质层；
在所述层间介质层中刻蚀形成通孔，所述通孔分别使所述第一P型重掺杂区、所述第一N型重掺杂区、所述第二N型重掺杂区、所述第三N型重掺杂区、所述第四N型重掺杂区和所述第二P型重掺杂区暴露；
在所述通孔中填充金属层，对所述金属层进行平坦化处理形成接触通孔；
在每个所述接触通孔上形成引线，与所述第一P型重掺杂区和所述第一N型重掺杂区连接的接触通孔与同一引线连接，与所述第二P型重掺杂区和所述第四N型重掺杂区连接的接触通孔与同一引线连接。
11.根据权利要求10所述的方法，其特征在于，所述对所述金属层进行平坦化处理形成接触通孔，包括：
通过CMP工艺对所述金属层进行平坦化处理形成所述接触通孔。
12.根据权利要求1至7任一所述的方法，其特征在于，所述N型重掺杂层的厚度的取值范围为100埃至1000埃。
13.根据权利要求1至7任一所述的方法，其特征在于，所述硬掩模层包括硅氮化物。
14.一种半导体器件，其特征在于，包括：
P型衬底，沿所述P型衬底剖面长度方向依次包括第一区域、第二区域、第三区域和第四区域，所述第二区域和所述第三区域的P型衬底中形成有N型埋层；
P型外延层，所述P型外延层形成于所述P型衬底上，每个区域的P型外延层中形成有浅沟槽隔离结构，所述第二区域和所述第三区域的P型外延层中形成有深N型阱，所述深N型阱与所述N型埋层不接触；
所述第一区域和所述第二区域的P型外延层，所述第二区域和所述第三区域的P型外延层和所述所述第三区域和所述第四区域的P型外延层中形成有深沟槽隔离结构，所述深沟槽隔离结构的周侧的P型外延层中形成有N型重掺杂层，所述第二区域和所述第三区域的N型重掺杂层与所述N型埋层和所述深N型阱接触，所述深沟槽隔离结构的最外层包括第三硅氧化物层，所述第三硅氧化物层内填充有多晶硅，与所述深沟槽隔离结构的底部接触的P型衬底中形成有底部P型掺杂区；
所述第一区域的P型外延层中形成有第一P型阱和第一N型阱，所述第一P型阱中形成有第一P型重掺杂区，所述第一N型阱中形成有第一N型重掺杂区，所述第一N型阱与所述N型重掺杂层接触；
所述第二区域的P型外延层中形成有第二N型阱，所述第二N型阱中形成有第二N型重掺杂区；
所述第三区域的P型外延层中形成有第三N型阱，所述第三N型阱中形成有第三N型重掺杂区；
所述第四区域的P型外延层中形成有第四N型阱和第二P型阱，所述第四N型阱中形成有第四N型重掺杂区，所述第四N型阱与所述N型重掺杂层接触，所述第二P型阱中形成有第二P型重掺杂区。
15.根据权利要求14所述的器件，其特征在于，所述P型外延层上形成有层间介质层；
所述层间介质层中形成有接触通孔，所述接触通孔的底端分别与所述第一P型重掺杂区、所述第一N型重掺杂区、所述第二N型重掺杂区、所述第三N型重掺杂区、所述第四N型重掺杂区和所述第二P型重掺杂区连接；
每个所述接触通孔上形成有引线，与所述第一P型重掺杂区和所述第一N型重掺杂区连接的接触通孔与同一引线连接，与所述第二P型重掺杂区和所述第四N型重掺杂区连接的接触通孔与同一引线连接。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114823856A (zh) * 2022-04-26 2022-07-29 电子科技大学 一种高压集成功率半导体器件及其制造方法
US20220293723A1 (en) * 2021-03-11 2022-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor isolation structure and method for making the semiconductor isolation structure
WO2024087634A1 (zh) * 2022-10-27 2024-05-02 无锡华润上华科技有限公司 半导体结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060267134A1 (en) * 2005-05-10 2006-11-30 Armin Tilke Deep trench isolation structures and methods of formation thereof
CN102412151A (zh) * 2011-11-25 2012-04-11 上海华虹Nec电子有限公司 结合超级结双面沟槽型igbt器件制造方法
CN104347420A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(北京)有限公司 Ldmos器件及其形成方法
US20160322262A1 (en) * 2015-04-29 2016-11-03 Globalfoundries Singapore Pte. Ltd. Integration of devices
US20180190660A1 (en) * 2016-12-30 2018-07-05 United Microelectronics Corp. Method for fabricating semiconductor device
CN110416152A (zh) * 2019-07-26 2019-11-05 上海华虹宏力半导体制造有限公司 深槽隔离结构及工艺方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060267134A1 (en) * 2005-05-10 2006-11-30 Armin Tilke Deep trench isolation structures and methods of formation thereof
CN102412151A (zh) * 2011-11-25 2012-04-11 上海华虹Nec电子有限公司 结合超级结双面沟槽型igbt器件制造方法
CN104347420A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(北京)有限公司 Ldmos器件及其形成方法
US20160322262A1 (en) * 2015-04-29 2016-11-03 Globalfoundries Singapore Pte. Ltd. Integration of devices
US20180190660A1 (en) * 2016-12-30 2018-07-05 United Microelectronics Corp. Method for fabricating semiconductor device
CN110416152A (zh) * 2019-07-26 2019-11-05 上海华虹宏力半导体制造有限公司 深槽隔离结构及工艺方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220293723A1 (en) * 2021-03-11 2022-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor isolation structure and method for making the semiconductor isolation structure
US11532701B2 (en) * 2021-03-11 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor isolation structure and method for making the semiconductor isolation structure
CN114823856A (zh) * 2022-04-26 2022-07-29 电子科技大学 一种高压集成功率半导体器件及其制造方法
CN114823856B (zh) * 2022-04-26 2023-10-27 电子科技大学 一种高压集成功率半导体器件及其制造方法
WO2024087634A1 (zh) * 2022-10-27 2024-05-02 无锡华润上华科技有限公司 半导体结构及其制造方法

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