CN111312323B - Sram时序测试电路、方法和存储器 - Google Patents

Abstract

本申请实施例提供一种SRAM时序测试电路、方法和存储器。SRAM时序测试电路包括第一模式切换电路和第二模式切换电路，在SRAM时序测试电路测量SRAM存储单元的数据读取时间时，利用SRAM存储单元的读数据信号输出端在连续输出“0”时产生的短时脉冲干扰现象，使读时钟信号输入端每隔一段时间就产生一个上升沿，从而使读数据信号输出端可以持续输出。SRAM存储单元和SRAM时序测试电路的组合可以产生稳定的可测量的振荡输出，SRAM时序测试电路可以单独产生稳定的可测量的振荡输出，从而根据两次振荡输出获得数据读取时间。

Description

SRAM时序测试电路、方法和存储器

技术领域

本申请实施例涉及芯片技术，尤其涉及一种SRAM时序测试电路、方法和存储器。

背景技术

在半导体工艺进入深亚微米时代后，芯片可以工作在几百MHz或上GHz的频率下，其内部的静态随机存储器(Static Random Access Memory，SRAM)的工作频率有可能更高。但在芯片测试中，由于封装和测试机台的影响，外部测试提供的时钟信号往往只能达到几十或至多一百MHz的频率。

在前述背景下，现今芯片的测试一般大量依赖于内建自测试(BIST)电路，BIST电路的优点不仅是测试的自动化，而且因为不需要经过外部的测试通路，所以可以实现高速测试。SRAM的BIST电路又称为存储器内建自测试(MBIST)电路，其内部包含测试信号产生电路和SRAM输出判断比较电路。MBIST电路在芯片内部高速时钟的控制下对SRAM进行测试，若测试正确，不仅证明SRAM功能正确，也表示SRAM时钟周期不会大于测试时钟周期，这样，外界可以获得SRAM时钟周期的测试数据。然而，除SRAM时钟周期外，SRAM数据读取时间(简称Tcq)也是SRAM重要的时序指标参数，通过传统MBIST电路，这个参数无法测量得到。

发明内容

本申请实施例提供一种SRAM时序测试电路、方法和存储器，以利用采用一种单端式(Single-end)读取方式的双端口SRAM存储器在连续输出“0”时产生的短时脉冲干扰现象，使双端口SRAM存储单元和SRAM时序测试电路的组合可以产生稳定的可测量的振荡输出，从而实现对采用single-end读取方式的双端口SRAM存储单元的读取数据时间的测量。

第一方面，本申请实施例提供一种SRAM时序测试电路，应用于双端口SRAM存储单元，所述双端口SRAM存储单元采用单端式Single-end读取方式读取存储在所述SRAM存储单元中的数据信号，其中，所述SRAM存储单元包括时钟信号输入端和读数据信号输出端；

所述SRAM时序测试电路包括：

第一模式切换电路，其输入端与所述读数据信号输出端相连；

第二模式切换电路，其输入端与所述第一模式切换电路的输出端相连，输出端与所述时钟信号输入端相连；

在测量所述SRAM存储单元的数据读取时间时：

所述第一模式切换电路、第二模式切换电路和所述双端口SRAM存储单元形成第一环形振荡电路，并测试得到所述第一环形振荡电路的第一振荡周期；

所述第一模式切换电路和所述第二模式切换电路形成第二环形振荡电路，并测试得到所述第二环形振荡电路的第一振荡周期。

可选的，当所述第一模式切换电路接入读数据信号输出端，所述第二模式切换电路接入所述测试模式选择电路输出端时，形成所述第一环形振荡电路；

当所述第一模式切换电路接入所述第二模式切换电路的输出端时，形成所述第二环形振荡电路。

可选的，所述SRAM时序测试电路还包括：边沿信号触发电路，其输入端与所述第一模式切换电路相连，输出端与所述第二模式切换电路的输入端连接，以根据所述读数据信号输出端输出的数字信号的翻转产生边沿触发信号，以形成所述第一环形振荡电路和所述第二环形振荡电路。

可选的，所述边沿信号触发电路，还用于进行测试模式的选择；其中，所述测试模式包括：

所述边沿信号触发电路的输出信号与所述第一模式切换电路的输出信号的关系为逻辑反时为一种测定模式，所述第一环形振荡电路和所述第二环形振荡电路均与该测试模式对应；

所述边沿信号触发电路的输出信号与所述第一模式切换电路的输出信号逻辑相同时为一种测定模式，所述第一环形振荡电路和所述第二环形振荡电路均与该测试模式对应。

可选的，所述第一模式切换电路包括第一二路选通器；

其中，所述第一二路选通器上设置有第一使能端，且一个输入端与所述读数据信号输出端连接，另一个输入端与所述第二模式切换电路的输出端相连，输出端与所述测试模式选择电路连接。

可选的，所述测试模式选择电路包括第一反相器和第二二路选通器；

其中，所述第二二路选通器上设置有第二使能端，且一个输入端与所述第一二路选通器的输出端相连，另一个输入端通过所述第一反相器与所述第一二路选通器的输出端相连，输出端与所述第二模式切换电路的输入端相连。

可选的，所述第二模式切换电路包括第三二路选通器、第四二路选通器和一个第二反相器；

其中，所述第三二路选通器上设置有第三使能端，且一个输入端接收外部测试时钟信号，另一个输入端与所述第二二路选通器的输出端相连，输出端与所述时钟信号输入端连接；

所述第四二路选通器上设置有第二使能端，且一个输入端与所述第三二路选通器的输出端连接，另一个输入端通过所述第二反相器与所述第三二路选通器的输出端连接，输出端与所述第一二路选通器的一个输入端连接。

可选的，所述SRAM时序测试电路还包括：延迟电路，所述延迟电路的输入端与所述第一模式切换电路的输出端连接，输出端与所述测试模式选择电路的输入端连接。

第二方面，本申请实施例提供一种存储器，包括双端口SRAM存储单元和如第一方面任一项所述的SRAM时序测试电路，所述SRAM时序测试电路用于测量所述双端口SRAM存储单元的数据读取时间。

第三方面，本申请实施例提供一种SRAM时序测试方法，应用于如第一方面任一项所述的SRAM时序测试电路，所述方法包括：

控制第一模式切换电路接入读数据信号输出端，且控制第二模式切换电路接入测试模式选择电路输出端，获得第一环形振荡电路的输出振荡周期；

控制所述第一模式切换电路接入所述第二模式切换电路的输出端，获得第二环形振荡电路的输出振荡周期；

根据两个环形振荡电路的输出振荡周期，计算得到SRAM存储单元的数据读取时间。

可选的，所述获得第一环形振荡电路的输出振荡周期之前，还包括：

通过外部模式触发一次对双端口SRAM存储单元中一个地址的读取，读取的地址值保持在所述读数据信号输出端。

可选的，通过外部模式触发包括：控制第二模式切换电路输入外部测试输入时钟信号，所述外部测试输入时钟信号触发SRAM存储单元对外部地址输入信号进行读取。

本申请实施例提供一种SRAM时序测试电路、方法和存储器，其中，SRAM时序测试电路包括第一模式切换电路、边沿信号触发电路和第二模式切换电路，在SRAM时序测试电路测量双端口SRAM存储单元的数据读取时间时，利用双端口SRAM存储单元的读数据信号输出端在连续输出“0”时产生的短时脉冲干扰现象，通过边沿信号触发电路每隔一段时间就产生一个上升沿，从而使读时钟信号输入端每隔一段时间就产生一个上升沿，从而使读数据信号输出端可以持续输出，这样，双端口SRAM存储单元和SRAM时序测试电路的组合可以产生稳定的可测量的振荡输出，并且，SRAM时序测试电路可以单独产生稳定的可测量的振荡输出，从而根据两次振荡输出获得数据读取时间。并且，根据边沿信号触发电路可以选择测试模式，其中一种测试模式为通过两次振荡输出获得Tcq0，另一种测试模式为通过两次振荡输出获得Tcq1。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为一种测量SRAM数据读取时间的电路；

图2为图1电路在进行Tcq测量时的波形示意图；

图3为图1中形成的第二环形振荡电路的输出波形示意图；

图4为本申请一实施例提供的短时脉冲干扰现象对应的波形图；

图5为本申请一实施例提供的双端口SRAM时序测试电路的原理示意图；

图6为图5电路在进行Tcq0测量时第一环形振荡电路的输出的波形示意图；

图7为图5中形成的第二环形振荡电路的输出波形示意图；

图8为图5电路在进行Tcq1测量时第一环形振荡电路的输出的波形示意图；

图9为本申请一实施例提供的SRAM时序测试方法的流程示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1为一种测量SRAM数据读取时间的电路。在图1所示的电路中，主要利用两个环形振荡电路，分别测得两个环形振荡电路的输出振荡周期，从而得到准确的Tcq值。其中，使能信号MD_EX＝0，使能信号OSCE＝0时，由I0-I8形成第一个振荡电路，侧得其振荡周期为Tx，波形如图2所示。使能信号MD_EX＝0，使能信号OSCE＝0时，由I0-I8形成第一个振荡电路，其波形如图2所示，为测试电路在测量Tcq时产生的波形图，从时钟信号CK的前一上升沿到后一上升沿为时钟信号CK的时钟周期，即为SRAM存储单元对地址输入数据的读取时间，定义为Tx，但是这个时间依次经过了第一模式切换电路I5、第一反相器、同或门I0、第三反相器I11和第二模式切换电路I8的延迟，所以想要得到精确的SRAM读取数据时间Tcq，就需要减去从信号D0输出到产生新的信号CK上升沿的延迟时间，定义为Tosc。从图2所示的波形图可以看出，Tcq即为Tx与Tosc的差值，所以只要测量出Tx和Tosc的值，便可以得到Tcq的精确值。其中，通过外部测试仪器测量脉冲信号触发器的输出信号OSC_OUT的振荡周期，得到Tx。

然后MD_EX保持为0，使能信号OSCE由0置位1，由I11、I8、I5、I4和I0组成第二个环形振荡器，信号OSC_OUT输出波形如图3所示，测量第二环形振荡电路的输出信号OSC_OUT的振荡周期，即可得到从信号D0输出到产生新的信号CK上升沿的延迟时间，定义为Ty，从环形振荡电路原理可知，Tosc＝Ty/2。

因此，Tcq＝Tx-Ty/2，即可测量得到SRAM读取数据周期Tcq。

虽然采用图1所示的电路可以测量得到SRAM读取数据周期Tcq，但是图1示出的SRAM为单端口SRAM，具有一个地址信号输入端A、一个时钟信号输入端CK、一个写使能信号输入端WEB、一个写数据信号输入端DI和一个读数据信号输入端DO。其中，由于单端口SRAM存储单元只有一个地址信号输入端，因此，在通过写数据信号输入端DI写入数据信号的时，无法通过读数据信号输入端DO读取数据信号。

而对于双端口SRAM存储单元，如图5所示，具有一个读地址信号输入端AA、一个写地址信号输入端AB，一个读时钟信号输入端CKA、一个写时钟信号输入端CKB，一个读使能信号输入端CEBA，一个写使能信号输入端CEBB、一个写数据信号输入端DI和一个读数据信号输出端DO。因此，双端口SRAM存储单元可以同时进行写数据信号和读数据信号的操作。其中，为了使读写之间互不干扰，双端口SRAM存储单元设计时，采用一种Single-end读取方式的8T cell，使得双端口SRAM存储单元具有更好的稳定性。而single-end独特的读取方式在通过读数据信号输出端DO连续读取“0”时，会产生读数据信号输出端的短时脉冲干扰现象(DO glitch)，如图4所示，上一个周期读取“0”之后，下一个周期读取“0”之前，会产生一个短时间的“1”脉冲，使得无法使用图1中所述的用来测量单端口SRAM读取数据周期Tcq的方法来测量采用single-end读取方式的双端口SRAM存储单元的读取数据时间Tcq。

因此，本申请提供可一种SRAM时序测试电路：双端口SRAM存储单元采用single-end读取方式时，会产生读数据信号输出端的短时脉冲干扰现象，根据图4所示的波形图，读数据信号输出端连续输出的数据信号时“0”时，则上一个周期读取“0”之后，下一个周期读取“0”之前，会产生一个短时间的“1”脉冲。因此，读数据信号输出端输出的数据信号会持续的在“1”和“0”之间翻转，然后利用本申请提供的SRAM时序测试电路可以为双端口SRAM存储单元提供稳定的读数据时钟信号，从而使读数据信号输出端每隔一段时间就输出“0”，而在两次输出“0”之间又会输出“1”。这样，使得双端口SRAM存储单元和SRAM时序测试电路产生稳定的可测量的振荡输出，并且，SRAM时序测试电路也可以单独产生稳定的可测量的振荡输出，从而根据两次振荡输出实现对采用single-end读取方式的双端口SRAM存储单元的读取数据时间的测量。

图5为本申请一实施例提供的双端口SRAM时序测试电路的原理示意图。需要说明的是，图5示出的原理图中包括双端口SRAM时序测试电路1000和双端口SRAM存储单元I11。所述双端口SRAM时序测试电路包括：第一模式切换电路I0、边沿信号触发电路100、第二模式切换电路200和延迟电路I7。其中，

双端口SRAM存储单元I11为时钟上升沿有效的时钟同步电路，读时钟信号输入端CKA用于输入时钟同步信号，时钟信号的上升沿触发双端口SRAM存储单元I11进行一次读操作，写时钟信号输入端CKB用于输入时钟同步信号，时钟信号的上升沿触发双端口SRAM存储单元I11进行一次写操作。

读使能信号输入端CEBA用于输入低电平有效的读使能信号CEBA，定义高电平为逻辑“1”，低电平为逻辑“0”，例如当输入的信号CEBA为逻辑“0”时，触发SRAM存储单元I11中的读数据信号输出端DO的读操作，通过读数据信号输出端DO从SRAM存储单元I11中读取数据信号；写使能信号输入端CEBB用于输入低电平有效的写使能信号CEBB，例如当输入的信号CEBB为逻辑“0”时，触发SRAM存储单元I11中的写数据信号输入端DI的写操作，通过写数据信号输入端DI将数据写入SRAM存储单元I11中。读地址信号输入端AA用于确定读取数据信号的地址，写地址信号输入端AB用于确定所要写入数据信号的地址。

在本申请一实施例中，可选的，参照图5所示，所述第一模式切换电路I0选用具有两个输入端、一个输出端和一个使能端的二路选通器，输入端A与读数据信号输出端DO连接，输入端B与第二模式切换电路200的输出端相连，使能端接入使能信号OSCE，用于控制第一模式切换电路I0的输出，即当使能信号OSCE为逻辑“0”时，第一模式切换电路I0输出通过输入端B输入的数据信号；当使能信号OSCE为逻辑“1”时，第一模式切换电路I0输出读数据输出信号DO。

在本申请一实施例中，可选的，参照图5所示，边沿信号触发电路100包括反相器I1、二路选通器I2、二路选通器I3、二路选通器I5、延时单元I4和或非门I6。其中，二路选通器I2的输入端A与二路选通器I0的输出端相连，输入端B通过反相器I1与二路选通器I0的输出端相连，使能端接入使能信号MD_SEL，用于控制二路选通器I2的输出，即当使能信号MD_SEL为逻辑“0”时，二路选通器I2输出通过输入端B输入的数据信号；当使能信号MD_SEL为逻辑“1”时，二路选通器I2输出通过输入端A输入的数据信号。

二路选通器I3的输入端A通过反相器I1与二路选通器I0的输出端相连，输入端B与二路选通器I0的输出端相连，使能端接入使能信号MD_SEL，用于控制二路选通器I3的输出，即当使能信号MD_SEL为逻辑“0”时，二路选通器I3输出通过输入端B输入的数据信号；当使能信号MD_SEL为逻辑“1”时，二路选通器I3输出通过输入端A输入的数据信号。

对于二路选通器I2和二路选通器I3，其使能信号MD_SEL用于选择测试模式，当MD_SEL置位逻辑“0”时，用于测量图4中的数据读取时间Tcq0；当MD_SEL置位逻辑“1”时，用于测量图4中的数据读取时间Tcq1。

二路选通器I5的输入端A通过延时单元I4与二路选通器I2输出端连接，输入端B输入外部数据信号“0”，使能端接入使能信号OCSE，用于控制二路选通器I5的输出，即当使能信号OSCE为逻辑“0”时，二路选通器I5输出通过输入端B输入的数据信号；当使能信号OSCE为逻辑“1”时，二路选通器I5输出通过输入端A输入的数据信号。

或非门I6的一个输入端与二路选通器I3的输出端连接，另一个输入端与二路选通器I5的输出端连接，输出端通过延迟电路I7与第二模式切换电路200连接。

对于边沿信号触发电路100，其输入的信号为“NODE”，输出的信号为“OSC_OUT”。当OSCE为逻辑“1”，MD_SEL为逻辑“0”时，边沿信号触发电路100对“NODE”的下降沿敏感，即只要“NODE”发生一次从“1”到“0”的跳变时，边沿信号触发电路100的输出“OSC_OUT”会输出一个为“1”的脉冲，即产生一个上升沿，脉冲宽度由延时单元I4的延迟时间决定。当“OSCE”为逻辑“0”，“MD_SEL”为逻辑“0”时，由逻辑分析可知边沿信号触发电路100的输出信号“OSC_OUT”将始终为输入信号“NODE”的逻辑反。

当“OSCE”为逻辑“1”，“MD_SEL”为逻辑“1”时，边沿信号触发电路100对“NODE”的上升沿敏感，即只要“NODE”发生一次从“0”到“1”的跳变时，边沿信号触发电路100的输出“OSC_OUT”会输出一个为“1”的脉冲，即产生一个上升沿，脉冲宽度由延时单元I4的延迟时间决定。当“OSCE”为逻辑“0”，“MD_SEL”为逻辑“1”时，由逻辑分析可知边沿信号触发器的输出信号将始终为输入信号“NODE”的相同逻辑。

在本申请一实施例中，可选的，参照图5所示，第二模式切换电路200包括二路选通器I8、二路选通器I10和反相器I9。其中，二路选通器I8的输入端A接收外部测试时钟信号，输入端B经过延迟电路I7与或非门I6的输出端相连，使能端接入使能信号MD_EXT，用于控制二路选通器I8的输出，即当使能信号MD_EXT为逻辑“0”时，二路选通器I8将信号“OSC_OUT”输入的数据信号输送至读时钟信号输入端CKA；当使能信号MD_EXT为逻辑“1”时，二路选通器I8将通过输入端A接收到的外部时钟信号输送至读时钟信号输入端CKA。

二路选通器I10的输入端A通过反相器I9与二路选通器I8的输出端连接，输入端B与二路选通器I8的输出端连接，使能端接入使能信号MD_SEL，用于控制二路选通器I10的输出，即当使能信号MD_SEL为逻辑“0”时，二路选通器I10将通过输入端B输入的数据信号输送至二路选通器I0的输入端B；当使能信号MD_SEL为逻辑“1”时，二路选通器I10将通过输入端A接收到的数据信号输送至二路选通器I0的输入端B。

也就是说，使能信号OSCE为逻辑“0”，且使能信号MD_SEL为逻辑“0”时，二路选通器I0输出的数字信号“NODE”与输送至读时钟信号输入端CKA的数字信号逻辑相同；使能信号OSCE为逻辑“0”，且使能信号MD_SEL为逻辑“1”时，二路选通器I0输出的数字信号“NODE”与输送至读时钟信号输入端CKA的数字信号逻辑相反。

当使能信号MD_EXT为逻辑“0”，且使能信号OSCE为逻辑“1”时，第一模式切换电路I0、边沿信号触发电路100、第二模式切换电路200和双端口SRAM存储单元I11形成第一环形振荡电路，可以测量得到该第一环形振荡电路的振荡周期。

当使能信号MD_EXT为逻辑“0”，且使能信号OSCE为逻辑“0”时，第一模式切换电路I0、测试模式选择电路100、第二模式切换电路200形成第二环形振荡电路，可以测量得到该第二环形振荡电路的振荡周期。

其中，当使能信号MD_SEL为逻辑“0”时，第一环形振荡电路具体包括：二路选通器I0、二路选通器I3、或非门I6、延迟电路I7、二路选通器I8和双端口SRAM存储单元I11；第二环形振荡电路具体包括：二路选通器I0、二路选通器I3、或非门I6、延迟电路I7、二路选通器I8和二路选通器I10，通过第一环形振荡电路的振荡周期和第二环形振荡电路的振荡周期，计算获得图4中的Tcq0。

当使能信号MD_SEL为逻辑“1”时，第一环形振荡电路具体包括：二路选通器I0、反相器I1、二路选通器I3、或非门I6、延迟电路I7、二路选通器I8和双端口SRAM存储单元I11，第二环形振荡电路具体包括：二路选通器I0、反相器I1、二路选通器I3、或非门I6、延迟电路I7、二路选通器I8、反相器I9和二路选通器I10，通过第一环形振荡电路的振荡周期和第二环形振荡电路的振荡周期，计算获得图4中的Tcq1。

需要说明的是，在一些实施例中，双端口SRAM时序测试电路1000和双端口SRAM存储单元I11可以集成在一起，构成一种存储器。其中，将双端口SRAM时序测试电路1000和双端口SRAM存储单元I11可以集成在一起构成的存储器的结构如图5所示，从而在需要测试双端口SRAM存储单元I11的数据读取时间时，使用SRAM时序测试电路1000测试双端口SRAM存储单元I11的数据读取时间。其中，SRAM时序测试电路1000的结构可为上述任一实施例提供的SRAM时序测试电路1000的结构。

本申请基于SRAM时序测试电路，还揭示了一种SRAM时序测试方法，用于测量双端口SRAM的读取数据时间Tcq0和Tcq1。这里双端口SRAM存储单元只包含地址单元Addr为例，描述SRAM测试电路的测试方法，结合图9所示，SRAM时序测试方法包括以下步骤：

S101、通过外部模式触发一次对双端口SRAM存储单元中一个地址的读取，读取的地址值保持在所述读数据信号输出端。

具体的，写使能信号输入端CEBB输入的写使能信号CEBB为“0”，触发双端口SRAM存储单元向地址单元Addr写入数据，在地址单元Addr写入数字信号“0”。将MD_EXT置为逻辑“1”，控制二路选通器I4输出外部测试时钟信号CK_EXT，外部测试时钟信号CK_EXT的上升沿触发双端口SRAM存储单元对地址单元Addr中的数据读取一遍，这样双端口SRAM存储单元I11的输出数据即为逻辑“0”，由双端口SRAM存储单元输出接口的特性可知，在下一次双端口SRAM存储单元读取操作发生前其输出信号DO将保持前一次读取的数据。

S102、控制第一模式切换电路接入读数据信号输出端，且控制第二模式切换电路接入测试模式选择电路输出端，获得第一环形振荡电路的输出振荡周期。

S103、控制所述第一模式切换电路接入所述第二模式切换电路的输出端，获得第二环形振荡电路的输出振荡周期。

S104、根据两个环形振荡电路的输出振荡周期，计算得到SRAM存储单元的数据读取时间。

对于S102-S104，根据不同的测试模式进行说明。通过使能信号MD_SEL控制二路选通器I2的输出，确定测试模式。当MD_SEL为逻辑“0”时，测试Tcq0，具体为：

将MD_EXT置为逻辑“1”，OSCE置为逻辑“1”，在读时钟信号CKA为上升沿时，读数据输出信号输出端DO输出“0”，但是由于短时脉冲干扰现象(DO glitch)，读数据输出信号输出端DO在该次输出“0”之前，先输出“1”。因此，读数据输出信号输出端DO将“1”输送到测试模式选择电路的输入端，即NODE＝1。由于MD_SEL为逻辑“0”，因此，二路选通器I2输出通过输入端B接收到数据信号，即二路选通器I2输出的信号为“0”，二路选通器I3的输出通过输入端B接收到数据信号，即二路选通器I3输出的信号为“1”。二路选通器I2的输出经过延时单元I4后输入至二路选通器I5的输入端A，由于OSCE置为逻辑“1”，因此，二路选通器I5输出通过输入端A接收到数据信号，但是，由于延时单元I4的存在，使得在二路选通器I3输出的信号为“1”时，二路选通器I5的输出仍然为数据输出信号输出端DO输出“0”时对应的信号，即二路选通器I5的输出为“1”。因此，或非门I6输出“0”，即信号“OSC_OUT”为“0”。此时，将MD_EXT置为逻辑“0”，则信号OSC_OUT通过二路选同器I8输送到读时钟信号CKA，使读时钟信号CKA有一个下降沿。在延时单元I4延时时间达到时，二路选通器I5的输出由“1”翻转为“0”，根据或非门I6的特点，信号“OSC_OUT”仍为“0”，读时钟信号CKA仍处于低脉冲。

读数据输出信号输出端DO输出的数据信号由“1”切换为“0”时，即根据读时钟信号CKA的上升沿输出该次“0”时，NODE＝0。二路选通器I2的输出通过输入端B接收到数据信号，即二路选通器I2输出的信号为“1”，二路选通器I3的输出通过输入端B接收到数据信号，即二路选通器I3输出的信号为“0”。二路选通器I2的输出经过延时单元I4后输入至二路选通器I5的输入端A，由于OSCE置为逻辑“1”，因此，二路选通器I5输出通过输入端A接收到数据信号，但是，由于延时单元I4的存在，使得在二路选通器I3输出的信号为“0”时，二路选通器I5的输出仍然为数据输出信号输出端DO输出“1”时对应的信号，即二路选通器I5的输出为“0”。因此，或非门I6输出“1”，即信号“OSC_OUT”为“1”，产生一个上升沿。此时，由于MD_EXT为逻辑“0”，信号OSC_OUT通过二路选同器I8输送到读时钟信号CKA，使读时钟信号CKA有一个上升沿，该上升沿作为下一个时钟信号，使读数据输出信号输出端DO下一次输出“0”。在延时单元I4延时时间达到时，二路选通器I5的输出由“0”翻转为“1”，根据或非门I6的特点，信号OSC_OUT由“1”翻转为“0”，产生一个下降沿，读时钟信号CKA也由“1”翻转为“0”，产生一个下降沿。

而在下一次输出“0”之前，读数据输出信号输出端DO仍然会先输出“1”，并且，由于延时单元I4的存在，使得二路选通器I5输出数据信号的翻转时刻与二路选通器I3输出数据信号的翻转时刻存在时间差。因此，只要MD_EXT维持为“0”，OSCE维持为“1”，MD_SEL维持为“0”，双端口SRAM存储单元将不断反复的对地址Addr进行读取，而OSC_OUT每隔一段时间就会有一个高脉冲产生。

测试电路波形如图6所示，为测试电路在测量Tcq0时产生的波形图，从时钟信号CKA的前一上升沿到后一上升沿为时钟信号CKA的时钟周期，即为双端口SRAM存储单元对地址输入数据的读取时间，定义为Tx。其中，这个时间Tx依次经过了双端口SRAM存储单元中的数据信号输出端DO的读取数据“0”的时间Tcq0、二路选通器I0、二路选通器I3、或非门I6、延迟电路I7和二路选通器I8的延迟，所以想要得到精确的读取数据时间Tcq0，就需要减去从读数据信号输出端D0输出“0”到产生新的时钟信号CKA上升沿的延迟时间，定义为Tosc。从图6所示的波形图可以看出，Tcq0即为Tx与Tosc的差值，所以只要测量出Tx和Tosc的值，便可以得到Tcq0的精确值。测量Tx时，将使能信号MD_EXT置为逻辑“0”，使能信号OSCE置为逻辑“1”，通过外部测试仪器测量脉冲信号触发器的输出信号OSC_OUT的振荡周期，得到Tx。根据图6所示的波形可知，Tcq0＝Tx-Tosc。

测量得到Tx的值之后，将“OSCE”置为0，由二路选通器I0、二路选通器I3、或非门I6、延迟电路I7、二路选通器I8和二路选通器I10形成第二环形振荡电路。OSC_OUT的波形如图7所示的波形，测量第二环形振荡电路的输出的控制信号OSC_OUT的振荡周期，即可得到从数据信号输出端DO输出数据信号到产生新的信号CKA上升沿的延迟时间，定义为Ty，从环形振荡电路原理可知，Tosc＝Ty/2。

由公式Tcq0＝Tx-Tosc以及公式Tosc＝Ty/2，即可测量得到读数据信号输入端DO对应的取数据周期Tcq0。

当MD_SEL为逻辑“1”时，测试Tcq1，具体为：

将MD_EXT置为逻辑“1”，OSCE置为逻辑“1”，在读时钟信号CKA为上升沿时，读数据输出信号输出端DO输出“0”，但是由于短时脉冲干扰现象(DO glitch)，读数据输出信号输出端DO在输出该次“0”之前，先输出“1”。因此，读数据输出信号输出端DO将“1”输送到测试模式选择电路的输入端，即NODE＝1。由于MD_SEL为逻辑“1”，因此，二路选同器I2输出通过输入端A接收到数据信号，即二路选通器I2输出的信号为“1”，二路选通器I3的输出通过输入端A接收到数据信号，即二路选通器I3输出的信号为“0”。二路选通器I2的输出经过延时单元I4后输入至二路选通器I5的输入端B，由于OSCE置为逻辑“1”，因此，二路选通器I5输出通过输入端A接收到数据信号，但是，由于延时单元I4的存在，使得在二路选通器I3输出的信号为“0”时，二路选通器I5的输出仍然为数据输出信号输出端DO输出“0”时对应的信号，即二路选通器I5的输出为“0”。因此，或非门I6输出“1”，即信号“OSC_OUT”为“1”，产生一个上升沿。此时，将MD_EXT置为逻辑“0”，则信号OSC_OUT通过二路选同器I8输送到读时钟信号CKA，使读时钟信号CKA有一个上升沿，该上升沿作为下一个时钟信号，使读数据输出信号输出端DO下一次输出“0”。

在延时单元I4延时时间达到时，二路选通器I5的输出由“0”翻转为“1”，根据或非门I6的特点，信号“OSC_OUT”由“1”翻转为“0”，产生一个下降沿。此时，由于MD_EXT置为逻辑“0”，则信号OSC_OUT通过二路选同器I8输送到读时钟信号CKA，使读时钟信号CKA有一个下降沿。

读数据输出信号输出端DO输出的数据信号由“1”切换为“0”时，即根据读时钟信号CKA的上升沿输出该次“0”时，NODE＝0。二路选通器I2的输出通过输入端A接收到数据信号，即二路选通器I2输出的信号为“0”，二路选通器I3的输出通过输入端A接收到数据信号，即二路选通器I3输出的信号为“1”。二路选通器I2的输出经过延时单元I4后输入至二路选通器I5的输入端A，由于OSCE置为逻辑“1”，因此，二路选通器I5输出通过输入端A接收到数据信号。但是，由于延时单元I4的存在，使得在二路选通器I3输出的信号为“1”时，二路选通器I5的输出仍然为数据输出信号输出端DO输出“1”时对应的信号，即二路选通器I5的输出为“1”。因此，或非门I6仍然输出“0”，读时钟信号CKA仍处于低脉冲。

在延时单元I4延时时间达到时，二路选通器I5的输出由“1”翻转为“0”，根据或非门I6的特点，或非门I6仍然输出“0”，读时钟信号CKA仍处于低脉冲。

根据读时钟信号CKA的上升沿输出下一次“0”之前，读数据信号输出端DO先输出“1”，即两次输出“0”之间，读数据信号输出端DO输出“1”，因此，读数据输出信号输出端DO输出的数据信号由“0”切换为“1”。此时，根据上述分析可知，非门I6的输出由“0”翻转为“1”，产生一个上升沿。此时，由于MD_EXT为逻辑“0”，信号OSC_OUT通过二路选同器I8输送到读时钟信号CKA，使读时钟信号CKA有一个上升沿，该上升沿作为再下一个时钟信号，使读数据输出信号输出端DO下一次输出“0”。

而在下一次输出“0”之前，读数据输出信号输出端DO仍然会先输出“1”，并且，由于延时单元I4的存在，使得二路选通器I5输出数据信号的翻转时刻与二路选通器I3输出数据信号的翻转时刻存在时间差。因此，只要MD_EXT维持为“0”，OSCE维持为“1”，MD_SEL维持为“1”，双端口SRAM存储单元将不断反复的对地址Addr进行读取，而OSC_OUT每隔一段时间就会有一个高脉冲产生。

测试电路波形如图8所示，为测试电路在测量Tcq1时产生的波形图，从时钟信号CKA的前一上升沿到后一上升沿为时钟信号CKA的时钟周期，即为双端口SRAM存储单元对地址输入数据的读取时间，定义为Tx。其中，这个时间Tx依次经过了双端口SRAM存储单元中的数据信号输出端DO的读取数据“1”的时间Tcq1、二路选通器I0、反相器I1、二路选通器I3、或非门I6、延迟电路I7和二路选通器I8的延迟，所以想要得到精确的读取数据时间Tcq0，就需要减去从读数据信号输出端D0输出“1”到产生新的时钟信号CKA上升沿的延迟时间，定义为Tosc。从图8所示的波形图可以看出，Tcq1即为Tx与Tosc的差值，所以只要测量出Tx和Tosc的值，便可以得到Tcq0的精确值。测量Tx时，将使能信号MD_EXT置为逻辑“0”，使能信号OSCE置为逻辑“1”，通过外部测试仪器测量脉冲信号触发器的输出信号OSC_OUT的振荡周期，得到Tx。根据图8所示的波形可知，Tcq1＝Tx-Tosc。

测量得到Tx的值之后，将“OSCE”置为0，由二路选通器I0、反相器I1、二路选通器I3、或非门I6、延迟电路I7、二路选通器I8、反相器I9和二路选通器I10形成第二环形振荡电路。OSC_OUT的波形依然为如图7所示的波形，测量第二环形振荡电路的输出的控制信号OSC_OUT的振荡周期，即可得到从数据信号输出端DO输出数据信号到产生新的信号CKA上升沿的延迟时间，定义为Ty，从环形振荡电路原理可知，Tosc＝Ty/2。

由公式Tcq1＝Tx-Tosc以及公式Tosc＝Ty/2，即可测量得到读数据信号输入端DO对应的取数据周期Tcq1。

需要说明的是，外围电路中的元件可替换为其他元件或其他多个元件的组合，只要替换后的元件能实现原来的元件的功能即可。例如，图5中由I2、I3、I4、I5、I6组成的边沿信号触发电路可以由其他形式的电路替换，只要替换电路能完成图中测试模式选择单元的相同功能即可。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (11)

1.一种SRAM时序测试电路，其特征在于，应用于双端口SRAM存储单元，所述双端口SRAM存储单元采用单端式Single-end读取方式读取存储在所述SRAM存储单元中的数据信号，其中，所述SRAM存储单元包括时钟信号输入端和读数据信号输出端；

所述SRAM时序测试电路包括：

第一模式切换电路，其输入端与所述读数据信号输出端相连；

第二模式切换电路，其输入端与所述第一模式切换电路的输出端相连，输出端与所述时钟信号输入端相连；

所述第一模式切换电路包括第一二路选通器；其中，所述第一二路选通器上设置有第一使能端，且一个输入端与所述读数据信号输出端连接，另一个输入端与所述第二模式切换电路的输出端相连，输出端与测试模式选择电路连接；

在测量所述SRAM存储单元的数据读取时间时：

所述第一模式切换电路、第二模式切换电路和所述双端口SRAM存储单元形成第一环形振荡电路，并测试得到所述第一环形振荡电路的第一振荡周期；

所述第一模式切换电路和所述第二模式切换电路形成第二环形振荡电路，并测试得到所述第二环形振荡电路的第一振荡周期。

2.根据权利要求1所述的SRAM时序测试电路，其特征在于，

当所述第一模式切换电路接入读数据信号输出端，所述第二模式切换电路接入测试模式选择电路输出端时，形成所述第一环形振荡电路；

当所述第一模式切换电路接入所述第二模式切换电路的输出端时，形成所述第二环形振荡电路。

3.根据权利要求1或2所述的SRAM时序测试电路，其特征在于，所述SRAM时序测试电路还包括：边沿信号触发电路，其输入端与所述第一模式切换电路相连，输出端与所述第二模式切换电路的输入端连接，以根据所述读数据信号输出端输出的数字信号的翻转产生边沿触发信号，以形成所述第一环形振荡电路和所述第二环形振荡电路。

4.根据权利要求3所述的SRAM时序测试电路，其特征在于，所述边沿信号触发电路，还用于进行测试模式的选择；其中，所述测试模式包括：

所述边沿信号触发电路的输出信号与所述第一模式切换电路的输出信号的关系为逻辑反时为一种测定模式，所述第一环形振荡电路和所述第二环形振荡电路均与该测试模式对应；

所述边沿信号触发电路的输出信号与所述第一模式切换电路的输出信号逻辑相同时为一种测定模式，所述第一环形振荡电路和所述第二环形振荡电路均与该测试模式对应。

5.根据权利要求1所述的SRAM时序测试电路，其特征在于，所述测试模式选择电路包括第一反相器和第二二路选通器；

其中，所述第二二路选通器上设置有第二使能端，且一个输入端与所述第一二路选通器的输出端相连，另一个输入端通过所述第一反相器与所述第一二路选通器的输出端相连，输出端与所述第二模式切换电路的输入端相连。

6.根据权利要求5所述的SRAM时序测试电路，其特征在于，所述第二模式切换电路包括第三二路选通器、第四二路选通器和一个第二反相器；

其中，所述第三二路选通器上设置有第三使能端，且一个输入端接收外部测试时钟信号，另一个输入端与所述第二二路选通器的输出端相连，输出端与所述时钟信号输入端连接；

所述第四二路选通器上设置有第二使能端，且一个输入端与所述第三二路选通器的输出端连接，另一个输入端通过所述第二反相器与所述第三二路选通器的输出端连接，输出端与所述第一二路选通器的一个输入端连接。

7.根据权利要求6所述的SRAM时序测试电路，其特征在于，所述SRAM时序测试电路还包括：延迟电路，所述延迟电路的输入端与所述第一模式切换电路的输出端连接，输出端与所述测试模式选择电路的输入端连接。

8.一种存储器，其特征在于，包括双端口SRAM存储单元和如权利要求1-7任一项所述的SRAM时序测试电路，所述SRAM时序测试电路用于测量所述双端口SRAM存储单元的数据读取时间。

9.一种SRAM时序测试方法，其特征在于，应用于权利要求1-7任一项所述的SRAM时序测试电路，所述方法包括：

控制第一模式切换电路接入读数据信号输出端，且控制第二模式切换电路接入测试模式选择电路输出端，获得第一环形振荡电路的输出振荡周期；

控制所述第一模式切换电路接入所述第二模式切换电路的输出端，获得第二环形振荡电路的输出振荡周期；

根据两个环形振荡电路的输出振荡周期，计算得到SRAM存储单元的数据读取时间。

10.根据权利要求9所述的方法，其特征在于，所述获得第一环形振荡电路的输出振荡周期之前，还包括：

通过外部模式触发一次对双端口SRAM存储单元中一个地址的读取，读取的地址值保持在所述读数据信号输出端。

11.根据权利要求10所述的方法，其特征在于，通过外部模式触发包括：控制第二模式切换电路输入外部测试输入时钟信号，所述外部测试输入时钟信号触发SRAM存储单元对外部地址输入信号进行读取。

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