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CN111247534A - 基于相变材料的神经网络器件 - Google Patents

基于相变材料的神经网络器件 Download PDF

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CN111247534A
CN111247534A CN201880068113.1A CN201880068113A CN111247534A CN 111247534 A CN111247534 A CN 111247534A CN 201880068113 A CN201880068113 A CN 201880068113A CN 111247534 A CN111247534 A CN 111247534A
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Abstract

根据一实施例，本发明的基于相变材料的神经网络器件包括：多个神经元，配置在各个输入层及输出层；多个相变材料(PCM，Phase Change Material)，用于使上述输入层的输入线及上述输出层的输出线之间相连接；以及至少一个反向脉冲发射器(BSG，Backward Spike Generator)，通过多个上述神经元共享，以分别从上述输出层的多个神经元输出的输出脉冲为基础生成尖峰脉冲。

Description

基于相变材料的神经网络器件
技术领域
以下说明涉及基于相变材料(PCM，Phase Change Material)来对人的神经系统进行建模的神经网络器件，更详细地，涉及减少建模的电路面积的神经网络器件。
背景技术
现有的神经网络器件被建模成包括增幅多个列输入信号来接收的多个输入驱动增幅器及增幅多个低输出信号来输出的多个输入驱动增幅器的电路。在这种情况下，现有的神经网络器件将多个输入驱动放大器及多个输出放大器形成为相同结构(例如，包括反向脉冲驱动器、正向脉冲驱动器及独享(WTA，Winner-Takes-All)驱动器的结构)驱动器，多个输入驱动增幅器及多个输出增幅器均包括生成尖峰脉冲的尖峰脉冲发射器(SG，SpikeGenerator)。在授权专利公报第10-0183406号中已揭示这种现有的神经网络器件的技术。
对此，现有的神经网络器件具有多个输入驱动增幅器及多个输出增幅器的电路面积被扩大建模的缺点，由此，具有整体电路面积也将增加的缺点。并且，在现有的神经网络器件中，与多个输入驱动增幅器及多个输出增幅器具有与功能(例如，脉冲输入或脉冲输出)无关的不必要的结构要素，因此具有能量消耗大的缺点。
因此，以下的多个实施例提供解决这种现有的神经网络器件的缺点的技术。
发明内容
技术问题
多个一实施例提供减少对人的神经系统进行建模的电路面积及能量消耗的基于相变材料的神经网络器件。
具体地，多个一实施例提供如下的神经网络器件，即，代替在现有的神经网络器件中，与多个输入驱动增幅器及多个输出驱动增幅器相对应的多个神经元所包括的尖峰脉冲发射器，共享至少一个反向脉冲发射器(BSG，Backward Spike Generator)。
并且，多个一实施例提供多个神经元按各个层包括不同的结构要素的神经网络器件。
解决问题的手段
根据一实施例，基于相变材料的神经网络器件包括：配置在各个输入层及输出层；多个相变材料，用于使上述输入层的输入线及上述输出层的输出线之间相连接；以及至少一个反向脉冲发射器，通过多个上述神经元共享，以从上述输出层的多个神经元输出的输出脉冲为基础生成尖峰脉冲。
根据一实施方式，在多个上述神经元中的各个上述层可包括不同的结构要素。
根据再一实施方式，除反向脉冲驱动器之外，上述输入层的多个神经元可包括P型金属氧化物半导体(PMOS)及N型金属氧化物半导体(NMOS)，除正向脉冲驱动器之外，上述输出层的多个神经元分别包括P型金属氧化物半导体及N型金属氧化物半导体。
根据另一实施方式，基于上述相变材料的神经网络器件还可包括用于使从多个上述神经元输出的脉冲的定时同步的至少一个控制电路。
根据还有一实施方式，至少一个上述控制电路可设置于各个上述层。
根据又一实施方式，至少一个上述控制电路可包括：第一等级控制电路，用于使从上述输入层的多个神经元输出的脉冲的定时同步；第二等级控制电路，用于使从上述输出层的多个神经元输出的输出脉冲的定时同步；以及全局控制电路，用于控制上述第一等级控制电路及上述第二等级控制电路。
根据一实施例，基于相变材料的神经网络器件包括：多个神经元，配置在各个输入层、隐含层及输出层；多个相变材料，用于使上述输入层的输入线及上述隐含层的连接线之间和上述隐含层的连接线及上述输出层的输出线之间相连接；以及至少一个反向脉冲发射器，通过多个上述神经元共享，以从上述隐含层的多个神经元输出的脉冲或从上述输出层的多个神经元输出的输出脉冲为基础生成尖峰脉冲。
根据一实施方式，在多个上述神经元中的各个上述层可包括不同的结构要素。
根据再一实施方式，除反向脉冲驱动器之外，上述输入层的多个神经元可包括P型金属氧化物半导体及N型金属氧化物半导体，除独享驱动器之外，上述隐含层的多个神经元包括P型金属氧化物半导体及N型金属氧化物半导体，除正向脉冲驱动器之外，上述输出层的多个神经元包括P型金属氧化物半导体及N型金属氧化物半导体。
根据另一实施方式，基于上述相变材料的神经网络器件还可包括用于使从多个上述神经元输出的脉冲的定时同步的至少一个控制电路。
根据还有一实施方式，至少一个上述控制电路可设置于各个上述层。
根据又一实施例，至少一个上述控制电路可包括：第一等级控制电路，用于使从上述输入层的多个神经元输出的脉冲的定时同步；第二等级控制电路，用于使从上述隐含层的多个神经元输出的脉冲的定时同步；第三等级控制电路，用于使从上述输出层的多个神经元输出的输出脉冲的定时同步；以及全局控制电路，用于控制上述第一等级控制电路、上述第二等级控制电路及上述第三等级控制电路。
发明的效果
多个一实施例可提供减少对人的神经系统进行建模的电路面积及能量消耗的基于相变材料的神经网络器件。
具体地，多个一实施例可提供如下的神经网络器件，即，代替多个神经元所包括的尖峰脉冲发射器(SG，Spike Generator)，共享至少一个反向脉冲发射器。
并且，多个一实施例可提供多个神经元按各个层包括不同的结构要素的神经网络器件。
附图说明
图1至图2为用于说明一实施例的两层神经网络器件的图。
图3至图4为用于说明一实施例的两层神经网络器件的利用性的图。
图5a至图5b为用于说明一实施例的两层神经网络器件将脉冲定时同步的图。
图6至图7为用于说明一实施例的三层神经网络器件的图。
图8至图10为用于说明一实施例的三层神经网络器件中神经元的单元工作的图。
图11至图12为用于说明一实施例的两层神经网络器件的工作的图。
具体实施方式
以下，参照附图，详细说明本发明的多个实施例。但本发明并不局限于这些实施例。并且，在各个附图中所揭示的相同附图标记表示相同的部件。
并且，在本说明书中所使用的多个术语(Terminology)作为为了适当表达本发明的优选实施例而使用的术语，这可根据观众、运用人员的意图或本发明所属领域的惯例等改变。因此，对于本发明的多个术语的定义需要根据本说明书中的整体内容定义。
图1至图2为用于说明一实施例的两层神经网络器件的图。
参照图1至图2，一实施例的两层神经网络器件100包括：多个神经元111、121，配置在各个输入层110及输出层120；多个相变材料130，用于使输入层110的输入线112及输出层120的输出线122之间相连接；以及至少一个反向脉冲发射器(BSG，Backward SpikeGenerator)140，以从输出层120的多个神经元121输出的输出脉冲为基础生成尖峰脉冲。
在多个神经元111、121的各个层包括不同的结构要素。尤其，多个神经元111、121在所配置的各个层排除用于体现不需要的功能的结构要素，仅可包括用于体现所需要的功能的结构要素。即，多个神经元111、121可根据所配置层包括不同的结构要素。
例如，在多个神经元111、121中的输入层110的多个神经元111仅可包括用于体现处理输入脉冲所需要的功能的结构要素，在多个神经元111、121中的输出层120的多个神经元121仅可包括用于体现处理输出脉冲所需要的功能的结构要素。作为更具体的例，除反向脉冲驱动器之外，在多个神经元111、121中的输入层110的多个神经元111可包括P型金属氧化物半导体(PMOS)及N型金属氧化物半导体(NMOS)，除正向脉冲驱动器之外，在多个神经元111、121中的输出层120的多个神经元121可包括P型金属氧化物半导体(PMOS)及N型金属氧化物半导体(NMOS)。
如上所述，多个神经元111、121可包括被最小化的结构要素，以仅体现所配置的层的功能，由此，与现有的神经元相比，可减少电路面积及能源消耗。
并且，在多个神经元111、121中的输入层110的多个神经元111仅可包括用于体现处理输入脉冲所需要的功能的结构要素，在此情况下，可包括代替发生不规则的脉冲，用于生成有规则的四边形脉冲的结构要素。对此，可简化在输入层110的多个神经元111中发生的事件的能源计算。
多个相变材料130响应结晶化电流来进行结晶化，由此实现多层次的比特。多个相变材料130与在现有的神经网络器件中所使用的多个容量性器件(多个相变材料)相同，因此将省略对其的详细说明。
在反向脉冲发射器140(BSG，Backward Spike Generator)以从输出层120的多个神经元121输出的输出脉冲为基础生成尖峰脉冲的过程中，通过多个神经元111、121共享。换言之，反向脉冲发射器140(BSG，Backward Spike Generator)配置于神经网络器件100的输出端，以与输出层120的多个神经元121相连接，从而可通过输出层120的多个神经元121共享。
如上所述，与现有的神经元相比(现有的多个神经元包括与所配置的层无关的不需要的结构要素，包括脉冲发生器(SG，Spike Generator))，多个神经元111、121分别具有更少的电路面积，由此，神经网络器件100的整体电路面积也将最小化。
并且，随着多个神经元111、121共享一个反向脉冲发射器140(BSG，BackwardSpike Generator)，仅可通过变更反向脉冲发射器140(BSG，Backward Spike Generator)以多种方式利用神经网络器件100。对此的详细说明将参照图3至图4记载。
并且，神经网络器件100可包括用于使从多个神经元111、121输出的脉冲的定时同步的至少一个控制电路150、151、152。其中，至少一个控制电路151、152可分别设置于各个层。
例如，第一等级控制电路151用于使从输入层110的多个神经元111输出的脉冲的定时同步，第二等级控制电路152用于使从输出层120的多个神经元121输出的输出脉冲的定时同步。并且，本发明还可包括用于控制第一等级控制电路151及第二等级控制电路152的全局控制电路150。因此，神经网络器件100包括至少一个控制电路150、151、152，由此多个神经元111、121可通过相同的定时输出脉冲，并可同步进行工作。对此的详细说明将参照图5a至图5b记载。
图3至图4为用于说明一实施例的两层神经网络器件的利用性的图。
参照图3，如图1至图2所述，两层神经网络器件300可包括生成单极(Unipolar)的尖峰脉冲的至少一个反向脉冲发射器310(BSG，Backward Spike Generator)，由此可被利用为相变材料突触器件。
并且，参照图4，如图1至图2所述，两层神经网络器件400可包括生成双极(Bipolar)的尖峰脉冲的至少一个反向脉冲发射器410(BSG，Backward Spike Generator)，由此可被利用为电阻式记忆体(ReRAM)。
图5a至图5b为用于说明一实施例的两层神经网络器件将脉冲定时同步的图。具体地，图5a为示出现有的神经网络器件的图，图5b为示出一实施例的神经网络器件的图。
参照图5a，在现有的神经网络器件中的各个输入神经元不能同步工作，因此，所输出的脉冲的定时也存在差异。
相反，参照图5b，如图1至图2所述，两层神经网络器件500可包括将从多个神经元输出的脉冲的定时同步的至少一个控制电路510、520、530，由此，将分别从输入层540的多个神经元541输出的脉冲的定时同步，并可将从输出层的多个神经元输出的脉冲的定时同步。
例如，第一等级控制电路510可进行同步，以使输入层540的多个神经元541输出具有相同定时的脉冲，第二等级控制电路520可进行同步，以使输出层的多个神经元输出具有相同定时的脉冲。在这种情况下，全局控制电路530可进行控制，以使第一等级控制电路510及第二等级控制电路520将输入层540的多个神经元541及输出层的多个神经元以相同的定时同步。
因此，在一实施例的神经网络器件500输出的脉冲的定时均相同，由此，可简化在神经网络器件500中发生的事件的能源计算，并可显著降低突触加权值更新过程的复杂程度。
以上，参照图1至图5b，详细说明了两层神经网络器件，但一实施例的神经网络器件可扩大为三层结构。以下，将记载对此的详细说明。
图6至图7为用于说明一实施例的三层神经网络器件的图。
参照图6至图7，一实施例的三层神经网络器件600包括：多个神经元611、621、631，配置在各个输入层610、隐含层620及输出层630；多个相变材料640，用于使输入层610的输入线612及隐含层620的连接线622之间和隐含层620的连接线622及输出层630的输出线632之间相连接；以及两个反向脉冲发射器650，以从隐含层620的多个神经元621输出的脉冲或从输出层630的多个神经元631输出的输出脉冲为基础生成尖峰脉冲。
在多个神经元611、621、631的各个层包括不同的结构要素。尤其，多个神经元611、621、631在所配置的各个层排除用于体现不需要的功能的结构要素，仅可包括用于体现所需要的功能的结构要素。即，多个神经元611、621、631可根据所配置层包括不同的结构要素。
例如，在多个神经元611、621、631中的输入层610的多个神经元611仅可包括用于体现处理输入脉冲所需要的功能的结构要素，在多个神经元611、621、631中隐含层620的多个神经元621仅可包括用于体现将从输入层610的多个神经元611传递的脉冲向输出层630的多个神经元631传递的功能的结构要素，在多个神经元611、621、631中的输出层630的多个神经元621仅可包括用于体现处理输出脉冲所需要的功能的结构要素。作为更具体的例，除反向脉冲驱动器之外，在多个神经元611、621、631中的输入层610的多个神经元611包括P型金属氧化物半导体(PMOS)及N型金属氧化物半导体(NMOS)，除独享(WTA，Winner-Takes-All)驱动器之外，在多个神经元611、621、631中的隐含层620的多个神经元621包括P型金属氧化物半导体(PMOS)及N型金属氧化物半导体(NMOS)，除正向脉冲驱动器之外，在多个神经元611、621、631中的输出层630的多个神经元631可包括P型金属氧化物半导体(PMOS)及N型金属氧化物半导体(NMOS)。
如上所述，多个神经元611、621、631可包括被最小化的结构要素，以仅体现所配置的层的功能，由此，与现有的神经元相比，可减少电路面积及能源消耗。
并且，在多个神经元611、621、631中的输入层610的多个神经元611仅可包括用于体现处理输入脉冲所需要的功能的结构要素，在此情况下，可包括代替发生不规则的脉冲，用于生成有规则的四边形脉冲的结构要素。对此，可简化在输入层610的多个神经元611中发生的事件的能源计算。
多个相变材料640响应结晶化电流来进行结晶化，由此实现多层次的比特。多个相变材料640与在现有的神经网络器件中所使用的多个容量性器件(多个相变材料)相同，因此将省略对其的详细说明。
在两个反向脉冲发射器650、651(BSG，Backward Spike Generator)中，在以与隐含层620的多个神经元621相连接的方式配置的第一脉冲发射器650(BSG，Backward SpikeGenerator)以从隐含层620的多个神经元621输出的脉冲为基础生成尖峰脉冲的过程中，通过隐含层620的多个神经元621共享。即，第一脉冲发射器650(BSG，Backward SpikeGenerator)以与隐含层620的多个神经元622相连接的方式配置于隐含层620的输出端，从而可通过隐含层620的多个神经元621共享。在隐含层620由多个层构成的情况下，一个第一脉冲发射器(BSG，Backward Spike Generator)可配置于输出端，上述输出端与多个隐含层中的输出层相邻，但并不限于此，也可体现为多个，以配置于多个隐含层。
在两个反向脉冲发射器650、651中，在以与输出层630的多个神经元631相连接的方式配置的第二脉冲发射器651以从输出层630的多个神经元631输出的输出脉冲为基础生成尖峰脉冲的过程中，通过输出层630的多个神经元631共享。换言之，第二脉冲发射器651能够以与输出层630的多个神经元631相连接的方式配置于神经网络器件600的输出端，从而可通过输出层630的多个神经元631共享。
如上所述，与现有的神经元相比(现有的多个神经元包括与所配置的层无关的不需要的结构要素，包括脉冲发生器(SG，Spike Generator))，多个神经元611、621、631分别具有更少的电路面积，由此，神经网络器件600的整体电路面积也将最小化。
并且，随着多个神经元611、621、631共享两个反向脉冲发射器650、651，仅可通过变更两个反向脉冲发射器650、651中的与输出层630的多个神经元631相连接的反向脉冲发射器651，以多种方式利用神经网络器件600。对此的详细说明已参照图3至图4进行，因此，将省略对其的详细说明。
并且，神经网络器件600可包括用于使从多个神经元611、621、631输出的脉冲定时同步的至少一个控制电路660、661、662、623。其中，至少一个控制电路661、662、663可分别设置于各个层。
例如，第一等级控制电路661用于使从输入层610的多个神经元611输出的脉冲的定时同步，第二等级控制电路662用于使从输出层620的多个神经元621输出的输出脉冲的定时同步，第三等级控制电路663用于使从输出层630的多个神经元631输出的输出脉冲的定时同步。并且，本发明还可包括用于控制第一等级控制电路661、第二等级控制电路662及第三等级控制电路663的全局控制电路660。因此，神经网络器件600包括至少一个控制电路660、661、662、663，由此使多个神经元611、621、631可通过相同的定时输出脉冲，并可同步进行工作。对此的详细说明已参照图5a至图5b进行，因此，将省略对其的详细说明。
以上，虽然说明了隐含层620由一个层构成的情况，但并不限于此，隐含层620也可由多个层构成。在这种情况下也可通过上述结构来进行说明。
图8至图10为用于说明一实施例的三层神经网络器件中神经元的单元工作的图。更详细地，图8为示出为了说明神经元的工作而在神经元的结构要素中被激活的结构要素的图，图9为用于说明神经元工作的流程图，图10为示出神经元工作的定时框图。
参照图8，如图1至图2所述，神经网络器件所包括的多个神经元通过记录步骤(Write phase)、读取步骤(Read phase)及重置步骤(Reset phase)三个步骤进行工作。以下，由于各个多个神经元的工作相同，因此，以输出层的多个神经元中的任一神经元为对象说明相应工作。但本发明并不限于此，各个输入层或隐含层所包括的神经元也可相同地进行工作。
例如，在记录步骤中，通过交叉开关集成的输入电流以增加相变材料(多个相变材料中对应神经元的相变材料)的电导的方式为了将相变材料结晶化而被复制来形成结晶化电流并向相变材料施加。对此，在神经元所包括的结构要素中，仅有附图上通过深色显示的结构要素被激活，附图上通过浅颜色显示的结构要素不会被激活。
作为再一例，在读取步骤中，检测相变材料的电导是否达到临界值。因此，在神经元所包括的结构要素中，仅有附图上通过深颜色显示的结构要素被激活，附图上通过浅颜色显示的结构要素不会被激活。
作为另一例，在重置步骤中，相变材料的电导将被重置成完全低的状态。对此，在神经元所包括的结构要素中，有仅激活附图上通过深颜色的结构要素被激活，附图上通过浅颜色显示的结构要素不被激活。
这种神经元的合并(Integrate)及点火(Fire)(生成尖峰脉冲而在神经元作为突触提供)工作如图9的顺序进行。神经元将被完全重置成初期状态(步骤910)。
接着，随着适用突触加权电流的空间整合(Spatial summation)，神经元将进行记录步骤(步骤920)。
之后，神经元进行读取步骤，从而，在读取步骤中，读取电流将会向神经元施加，从而可发生向多个突触适用脉冲的点火(Fire)或从脉冲中保护多个突触的不点火(NOfire)(步骤930)。
之后，通过判断在神经元中是否发生点火(Fire)(步骤940)(例如，通过控制外部电路来检测是否发生点火(Fire))，在发生点火(Fire)的情况下，神经元的完成工作，并在不应期(Refractory period)期间被重置(步骤950)。在这种情况下，在步骤940中，神经元可根据电导度是否达到临界值来判断是否发生点火(Fire)。
在神经元的电导度达到临界值的情况下，可判断神经元中已发生点火(Fire)，从而可进行步骤950。相反，若判断为在940步骤中未发生点火(Fire)(神经元的电导度未达到临界值的情况)，则神经元可从920步骤开始重新工作。
以此工作的神经元的定时框图如图10所示。
图11至图12为用于说明一实施例的两层神经网络器件的工作的图。具体地，图11为用于说明两层神经网络器件工作的流程图，图12为示出两层神经网络器件的定时框图的图。
参照图11，神经网络器件所包括的多个神经元完全被重置成初期状态(步骤1110)。
接着，根据图案脉冲是否作为电流提供，在多个神经元中，输入层的多个神经元进行记录步骤(步骤1120)。
之后，随着多个神经元中输入层的多个神经元进行读取步骤，多个神经元中输出层的多个神经元进行记录步骤(在此情况下，图案脉冲可被下一个图案脉冲所替代)(步骤1130)。
之后，多个神经元中输入层的多个神经元将会休息，在多个神经元中的输出层的多个神经元将进行读取步骤(步骤1140)。
之后，通过判断在多个神经元中是否发生点火(Fire)(例如，通过控制外部电路来检测是否发生点火(Fire))(步骤1150)，在发生点火(Fire)的情况下，可进行学习(Learning)工作或检测(Testing)工作(步骤1160、步骤1170)。
在学习(Learning)工作的情况下，多个神经元中输入层的多个神经元提供学习(Learning)脉冲(步骤1160)。例如，在步骤1160中，一般的反向脉冲发射器651可开始进行工作。
在检测(Testing)工作的情况下，在多个神经元中的输入层的多个神经元将会休息，而发生点火(Fire)的输出层的多个神经元将输出信号(步骤1170)。
之后，多个神经元的完成工作，并在不应期将被重置(步骤1180)。
若判断在步骤1150中未发生点火(Fire)，则神经网络器件可从步骤1130开始重新工作。
以此工作的神经元的定时框图如图12所示。图11中WRITE1及READ1为与输入层的多个神经元有关的使能信号，WRITE2及READ2为与输出层的多个神经元有关的使能信号。由此，在检测(Testing)工作中，READ1为了完成突触加权值更新，可被独立激活成点火(FIRE)信号。
如上所述，虽然通过限定的实施例和附图说明了上述多个实施例，只要是本发明所属领域的普通技术人员可从上述记载进行多种修改及变形。例如，即使说明的多个技术按与说明的方法不同的顺序进行，和/或将说明的系统、结构、装置、电路等的多个结构要素按与说明的方法不同的形态结合或组合，或者通过其他结构要素或等同技术方案来代替或置换也可达成适当结果。
因此，其他实例、其他多个实施例及与发明要求保护范围等同的技术方案均属于本发明的保护范围。

Claims (12)

1.一种基于相变材料的神经网络器件，其特征在于，包括：
多个神经元，配置在各个输入层及输出层；
多个相变材料，用于使上述输入层的输入线及上述输出层的输出线之间相连接；以及
至少一个反向脉冲发射器，通过多个上述神经元共享，以从上述输出层的多个神经元输出的输出脉冲为基础生成尖峰脉冲。
2.根据权利要求1所述的基于相变材料的神经网络器件，其特征在于，在多个上述神经元中的各个上述层包括不同的结构要素。
3.根据权利要求2所述的基于相变材料的神经网络器件，其特征在于，
除反向脉冲驱动器之外，上述输入层的多个神经元包括P型金属氧化物半导体及N型金属氧化物半导体，
除正向脉冲驱动器之外，上述输出层的多个神经元分别包括P型金属氧化物半导体及N型金属氧化物半导体。
4.根据权利要求1所述的基于相变材料的神经网络器件，其特征在于，还包括用于使从多个上述神经元输出的脉冲的定时同步的至少一个控制电路。
5.根据权利要求4所述的基于相变材料的神经网络器件，其特征在于，至少一个上述控制电路设置于各个上述层。
6.根据权利要求5所述的基于相变材料的神经网络器件，其特征在于，至少一个上述控制电路包括：
第一等级控制电路，用于使从上述输入层的多个神经元输出的脉冲的定时同步；
第二等级控制电路，用于使从上述输出层的多个神经元输出的输出脉冲的定时同步；以及
全局控制电路，用于控制上述第一等级控制电路及上述第二等级控制电路。
7.一种就有相变材料的神经网络器件，其特征在于，包括：
多个神经元，配置在各个输入层、隐含层及输出层；
多个相变材料，用于使上述输入层的输入线及上述隐含层的连接线之间和上述隐含层的连接线及上述输出层的输出线之间相连接；以及
至少一个反向脉冲发射器，通过多个上述神经元共享，以从上述隐含层的多个神经元输出的脉冲或从上述输出层的多个神经元输出的输出脉冲为基础生成尖峰脉冲。
8.根据权利要求7所述的基于相变材料的神经网络器件，其特征在于，在多个上述神经元中的各个上述层包括不同的结构要素。
9.根据权利要求8所述的基于相变材料的神经网络器件，其特征在于，
除反向脉冲驱动器之外，上述输入层的多个神经元包括P型金属氧化物半导体及N型金属氧化物半导体，
除独享驱动器之外，上述隐含层的多个神经元包括P型金属氧化物半导体及N型金属氧化物半导体，
除正向脉冲驱动器之外，上述输出层的多个神经元包括P型金属氧化物半导体及N型金属氧化物半导体。
10.根据权利要求7所述的基于相变材料的神经网络器件，其特征在于，还包括用于使从多个上述神经元输出的脉冲的定时同步的至少一个控制电路。
11.根据权利要求10所述的基于相变材料的神经网络器件，其特征在于，至少一个上述控制电路设置于各个上述层。
12.根据权利要求11所述的基于相变材料的神经网络器件，其特征在于，至少一个上述控制电路包括：
第一等级控制电路，用于使从上述输入层的多个神经元输出的脉冲的定时同步；
第二等级控制电路，用于使从上述隐含层的多个神经元输出的脉冲的定时同步；
第三等级控制电路，用于使从上述输出层的多个神经元输出的输出脉冲的定时同步；以及
全局控制电路，用于控制上述第一等级控制电路、上述第二等级控制电路及上述第三等级控制电路。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20250037762A1 (en) * 2023-07-28 2025-01-30 Poly N Technology Limited Analog hardware realization of neural networks having variable weights

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW432669B (en) * 1997-04-25 2001-05-01 Sharp Kk Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power
CN1734671A (zh) * 2004-07-09 2006-02-15 三星电子株式会社 相变存储器和使用连续复位控制编程相变存储器的方法
CN101971166A (zh) * 2008-03-14 2011-02-09 惠普开发有限公司 神经形态电路
CN103430186A (zh) * 2012-01-20 2013-12-04 松下电器产业株式会社 神经网络电路的学习方法
US20170017879A1 (en) * 2015-07-13 2017-01-19 Denso Corporation Memristive neuromorphic circuit and method for training the memristive neuromorphic circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4874963A (en) * 1988-02-11 1989-10-17 Bell Communications Research, Inc. Neuromorphic learning networks
EP0530237B1 (en) 1990-05-21 1994-11-09 General Electric Company Capacitive structures for weighted summation, as used in neural nets
KR930009065B1 (ko) * 1990-08-18 1993-09-22 정호선 다층신경회로망 및 그 회로설계방법
JP2737583B2 (ja) * 1992-11-26 1998-04-08 松下電器産業株式会社 ニューラルネットワーク回路
US8515885B2 (en) * 2010-10-29 2013-08-20 International Business Machines Corporation Neuromorphic and synaptronic spiking neural network with synaptic weights learned using simulation
US20140279778A1 (en) * 2013-03-18 2014-09-18 The Trustees Of Columbia University In The City Of New York Systems and Methods for Time Encoding and Decoding Machines
US10318861B2 (en) * 2015-06-17 2019-06-11 International Business Machines Corporation Artificial neuron apparatus
KR102708509B1 (ko) * 2015-12-30 2024-09-24 에스케이하이닉스 주식회사 뉴로모픽 소자 및 뉴로모픽 소자의 저항 변화율을 조절하는 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW432669B (en) * 1997-04-25 2001-05-01 Sharp Kk Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power
CN1734671A (zh) * 2004-07-09 2006-02-15 三星电子株式会社 相变存储器和使用连续复位控制编程相变存储器的方法
CN101971166A (zh) * 2008-03-14 2011-02-09 惠普开发有限公司 神经形态电路
CN103430186A (zh) * 2012-01-20 2013-12-04 松下电器产业株式会社 神经网络电路的学习方法
US20170017879A1 (en) * 2015-07-13 2017-01-19 Denso Corporation Memristive neuromorphic circuit and method for training the memristive neuromorphic circuit

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