CN111210783A - 画素结构及其显示面板 - Google Patents
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Abstract
本申请提供一种画素结构及其显示面板，所述画素结构，包括：多个阵列配置画素单元，耦接对应的扫描线和数据线，包括：第一画素单元，具有至少一第一画素电路；第二画素单元，具有至少一第二画素电路；第一共享开关，所述第一共享开关的第一端耦接公共电极；以及第二共享开关，所述第二共享开关的第一端耦接公共电极；其中，所述第一画素单元与所述第二画素单元耦接间隔配置的相异扫描线，且所述第一共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第二共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第一画素单元与所述第二画素单元连接于同一数据线。
Description
技术领域
本申请涉及显示领域，特别是涉及一种画素结构及其显示面板。
背景技术
液晶显示器(Liquid Crystal Display，LCD)近来已被广泛的运用，随着驱动技术的改良，使其具有低的消耗电功率、薄型量轻、低电压驱动等优点，目前已经广泛的应用在摄录放影机、笔记本电脑、桌上型显示器及各种投影设备上。
而液晶显示面板中通常具有栅极驱动电路、源极驱动电路和画素阵列。画素阵列中具有多个画素电路，每一个画素电路依据栅极驱动电路提供的扫描讯号开启和关闭，并依据源极驱动电路提供的数据讯号，显示数据画面。
液晶显示设备包括液晶面板以及驱动电路，于该液晶面板中多个画素排列成矩阵的形式，该驱动电路包含用来驱动该液晶面板的闸线的闸驱动器以及用来驱动该液晶面板的数据线的数据驱动器。为了降低液晶显示设备的成本，已经考虑到通过在维持液晶面板分辨率的同时降低数据线的数量来减少数据驱动器的输出信道数量。
例如，已经提出双倍速率驱动(DRD，Double Rate Driving)型或三倍速率驱动(TRD，Triple Rate Driving)型的液晶显示设备，其中两个或三个水平相邻的子画素连接至单一数据线，且由不同闸线来顺序驱动，因此数据线的数量及数据驱动器的输出信道的数量与现有数据线及输出信道相比可减少到一半或三分之一。
而DRD设计可以使数据线的数量减半，减少驱动数据线的芯片的数量，减少印刷电路板板的用量，节省成本。但DRD设计有一天生的缺陷：垂直亮暗线。因此本申请一种新的驱动方式，来消除垂直亮暗线。
发明内容
本申请的目的在于，提供一种画素结构，包括：多个阵列配置画素单元，耦接对应的扫描线和数据线，包括：第一画素单元，具有至少一第一画素电路；第二画素单元，具有至少一第二画素电路；第一共享开关，所述第一共享开关的第一端耦接公共电极；以及第二共享开关，所述第二共享开关的第一端耦接公共电极；其中，所述第一画素单元与所述第二画素单元耦接间隔配置的相异扫描线，且所述第一共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第二共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第一画素单元与所述第二画素单元连接于同一数据线；其中所述第一画素单元及所述第二画素单元可为同时充放电或只在其中之一进行充放电。
本申请的另一目的为一种画素结构，包括：第一画素单元，具有至少一第一画素电路；第二画素单元，具有至少一第二画素电路；第一共享开关，所述第一共享开关的第一端耦接公共电极；以及第二共享开关，所述第二共享开关的第一端耦接公共电极；其中，所述第一画素单元与所述第二画素单元耦接间隔配置的相异扫描线，且所述第一共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第二共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第一画素单元与所述第二画素单元连接于同一数据线；其中所述第一画素单元与所述第二画素单元为阵列式排列；所述第一画素单元与所述第二画素单元为矩形形状；所述第一画素单元及所述第二画素单元可为同时充放电或只在其中之一进行充放电。
本申请的又一目的为一种显示面板，包括：一基板；以及一种画素结构，包括：多个阵列配置画素单元，耦接对应的扫描线和数据线，包括：第一画素单元，具有至少一第一画素电路；第二画素单元，具有至少一第二画素电路；第一共享开关，所述第一共享开关的第一端耦接公共电极；以及第二共享开关，所述第二共享开关的第一端耦接公共电极；其中，所述第一画素单元与所述第二画素单元耦接间隔配置的相异扫描线，且所述第一共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第二共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第一画素单元与所述第二画素单元连接于同一数据线；其中所述第一画素单元与所述第二画素单元为阵列式排列；所述第一画素单元与所述第二画素单元为矩形形状；所述第一画素单元及所述第二画素单元可为同时充放电或只在其中之一进行充放电；其中，所述画素结构设置于所述基板上。
本申请的目的及解决其技术问题是采用以下技术方案来实现的。
在本申请的一实施例中，所述第一画素单元与所述第二画素单元为并列交错排列。
在本申请的一实施例中，所述第一共享开关的第二端耦接所述第二画素电路；所述第二共享开关的第二端耦接所述第二画素电路。
在本申请的一实施例中，在第一扫描期间，第n条扫描线及第n+4条扫描线为高电位，所述第一画素电路进行充电，所述第一共享开关打开及所述第二共享开关打开，所述第二画素电路进行电荷共享，其中n为正数。
在本申请的一实施例中，在第二扫描期间，第n+1条扫描线及第n+5条扫描线为高电位，所述第一共享开关关闭及所述第二共享开关关闭，所述第二画素电路进行充电，其中n为正数。
在本申请的一实施例中，所述第一共享开关的第二端耦接所述第一画素电路；所述第二共享开关的第二端耦接所述第一画素电路。
在本申请的一实施例中，在第一扫描期间，第n条扫描线及第n+4条扫描线为高电位，所述第一画素电路进行充电，所述第一共享开关打开及所述第二共享开关打开，所述次一画素行的所述第一画素电路进行电荷共享，其中n为正数。
在本申请的一实施例中，在第二扫描期间，第n+1条扫描线及第n+5条扫描线为高电位，所述第一共享开关关闭及所述第二共享开关关闭，所述次一画素行的所述第一画素电路进行充电，其中n为正数。
本申请消除垂直亮暗线，提升产品品质。
附图说明
图1为范例性的双速率驱动面板示意图；
图2a为范例性的扫描线第N-1行波形图；
图2b为范例性的扫描线第N行波形图；
图2c为范例性的扫描线第N+1行波形图；
图3a为本申请一实施例的扫描线第N-1行波形图；
图3b为本申请一实施例的扫描线第N行波形图；
图3c为本申请一实施例的扫描线第N+1行波形图；
图4a为本申请另一实施例的扫描线第N-4行波形图；
图4b为本申请另一实施例的扫描线第N行波形图；
图4c为本申请另一实施例的扫描线第N+4行波形图；
图5为本申请一实施例的双速率驱动面板画素结构中主动开关连接示意图；
图6为本申请另一实施例的双速率驱动面板画素结构中主动开关连接示意图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。
附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。
在附图中，为了清晰起见，夸大了层、膜、面板、区域等的厚度。在附图中，为了理解和便于描述，夸大了一些层和区域的厚度。将理解的是，当例如层、膜、区域或基底的组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。
另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。
为更进一步阐述本申请为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体的实施例，对依据本申请提出的一种画素结构及其显示面板，其具体实施方式、结构、特征及其功效，详细说明如后。
图1为范例性的双速率驱动面板示意图。请参照图1，一种双速率驱动面板10，包括一画素，该画素由不同颜色的第一及第二子画素组成，该第一至第二子画素共享一条数据线，且分别连接至第一及第二扫描线，其中以每个画素为基础该第一及第二子画素中的一个子画素关闭，另一个子画素以相比之前经该数据线施加的数据电压具有反转极性的数据电压充电一第一充电时间，该第一充电时间包含该关闭的子画素的充电时间，并且其他子画素以具有与之前经该数据线施加的数据电压相同的极性的数据电压充电一第二充电时间。
请参照图1，在一实施例中，一种双速率驱动面板10的设计一般采用2条线或者1+2条线的驱动方式，若以1+2条线的驱动方式为例；由于数据线信息信号的延迟，在扫描线第N+1行的画素得到的数据信号比前一行扫描线第N行更加完整，所以在灰阶画面就会出亮暗的差异；凡是在正负信号切换的画素，总是偏暗，就会出现垂直亮暗线。
图2a为范例性的扫描线第N-1行波形图、图2b为范例性的扫描线第N行波形图及图2c为范例性的扫描线第N+1行波形图。请参考图1、图2a、图2b及图2c，DRD的设计一般采用2line或者1+2line的驱动方式，我们以2line的驱动方式为例；由于信号的延迟，Gate N行的画素得到的数据信号波形21比后一行Gate N+1波形22和前一行Gate N-1波形20來的完美，在相同充电时间内，Gate N行的画素充到的电量大于Gate N+1行和GateN-1行的(Sn大于Sn+1，Sn大于Sn-1)，所以在灰阶画面就会出亮暗的差异；凡是在正负信号切换的像素，总是偏暗，在灰阶画面下，就会出现垂直亮暗线。
图3a为本申请一实施例的扫描线第N-1行波形图、图3b为本申请一实施例的扫描线第N行波形图及图3c为本申请一实施例的扫描线第N+1行波形图。请参考图1、图3a、图3b及图3c，先开Gate 1及Gate 5预充电，每个像素的充电时间都翻倍，使前后两个像素的充电量都达到最大，使Gate N+1行波形32的像素充电量和Gate N行波形31的像素充电量和GateN-1行波形30的像素充电量达到一致。
图4a为本申请另一实施例的扫描线第N-4行波形图、图4b为本申请另一实施例的扫描线第N行波形图及图4c为本申请另一实施例的扫描线第N+4行波形图。请参考图1、图4a、图4b及图4c，先开Gate 1及Gate 5预充电，当扫描到第N-4行时，Gate N-4行波形40的像素开始充电，此时Gate N行提前打开也开始充电；当扫描到第N行时，Gate N行波形41的像素开始充电，此时Gate N+4行提前打开也开始充电；当扫描到第N+4行时，Gate N+4行波形42的像素开始充电，此时Gate N+8行提前打开也开始充电，这样每一行的像素都有两倍的充电时间，使像素的充电率都达到饱和，消除垂直亮暗线。
图5为本申请一实施例的双速率驱动面板画素结构中主动开关连接示意图。请参考图5，在本申请的一实施例中，一种画素结构50，包括：多个阵列配置画素单元610、611、612、613、620、621、622、623，耦接对应的扫描线G1、G2、G3、G4、G5、G6、G7、G8和数据线D1，包括：第一画素单元610、611、612、613，具有至少一第一画素电路610、611、612、613；第二画素单元620、621、622、623，具有至少一第二画素电路620、621、622、623；第一共享开关T10，所述第一共享开关T10的第一端101b耦接公共电极Vcom，所述第一共享开关T10的第二端101c耦接所述第二画素电路621；以及第二共享开关T20，所述第二共享开关T20的第一端201b耦接公共电极Vcom，所述第二共享开关T20的第二端201c耦接所述第二画素电路623；其中，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623耦接间隔配置的相异扫描线G1、G2、G3、G4、G5、G6、G7、G8，且所述第一共享开关T10的控制端101a与所述第一画素电路610耦接相同扫描线G1，所述第二共享开关T20的控制端201a与所述第一画素电路612耦接相同扫描线G5，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623连接于同一数据线D1；其中所述第一画素单元610、611、612、613及所述第二画素单元620、621、622、623可为同时充放电或只在其中之一进行充放电。
请参考图5，在本申请的一实施例中，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623为并列交错排列。
请参考图5，在本申请的一实施例中，在第一扫描期间，第n条扫描线G1及第n+4条扫描线G5为高电位，所述第一画素电路610、612进行充电，所述第一共享开关T10打开及所述第二共享开关T20打开，所述第二画素电路621、623进行电荷共享，其中n为正数。
请参考图5，在本申请的一实施例中，在第二扫描期间，第n+1条扫描线G2及第n+5条扫描线G6为高电位，所述第一共享开关T10关闭及所述第二共享开关T20关闭，所述第二画素电路621、623进行充电，其中n为正数。
图6为本申请另一实施例的双速率驱动面板画素结构中主动开关连接示意图。请参考图6，在本申请的一实施例中，一种画素结构60，包括：多个阵列配置画素单元610、611、612、613、620、621、622、623，耦接对应的扫描线G1、G2、G3、G4、G5、G6、G7、G8和数据线D1，包括：第一画素单元610、611、612、613，具有至少一第一画素电路610、611、612、613；第二画素单元620、621、622、623，具有至少一第二画素电路620、621、622、623；第一共享开关T10，所述第一共享开关T10的第一端101b耦接公共电极Vcom，所述第一共享开关T10的第二端101c耦接所述第一画素电路611；以及第二共享开关T20，所述第二共享开关T20的第一端201b耦接公共电极Vcom，所述第二共享开关T20的第二端201c耦接所述第一画素电路613；其中，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623耦接间隔配置的相异扫描线G1、G2、G3、G4、G5、G6、G7、G8，且所述第一共享开关T10的控制端101a与所述第一画素电路610耦接相同扫描线G1，所述第二共享开关T20的控制端201a与所述第一画素电路612耦接相同扫描线G5，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623连接于同一数据线D1；其中所述第一画素单元610、611、612、613及所述第二画素单元620、621、622、623可为同时充放电或只在其中之一进行充放电。
请参考图6，在本申请的一实施例中，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623为并列交错排列。
请参考图6，在本申请的一实施例中，在第一扫描期间，第n条扫描线G1及第n+4条扫描线G5为高电位，所述第一画素电路610、612进行充电，所述第一共享开关T10打开及所述第二共享开关T20打开，所述次一画素行的所述第一画素电路611、613进行电荷共享，其中n为正数。
请参考图6，在本申请的一实施例中，在第二扫描期间，第n+1条扫描线G2及第n+5条扫描线G6为高电位，所述第一共享开关T10关闭及所述第二共享开关T20关闭，所述次一画素行的所述第一画素电路611、613进行充电，其中n为正数。
请参考图5，在本申请的一实施例中，一种画素结构50，包括：多个阵列配置画素单元610、611、612、613、620、621、622、623，耦接对应的扫描线G1、G2、G3、G4、G5、G6、G7、G8和数据线D1，包括：第一画素单元610、611、612、613，具有至少一第一画素电路610、611、612、613；第二画素单元620、621、622、623，具有至少一第二画素电路620、621、622、623；第一共享开关T10，所述第一共享开关T10的第一端101b耦接公共电极Vcom，所述第一共享开关T10的第二端101c耦接所述第二画素电路621；以及第二共享开关T20，所述第二共享开关T20的第一端201b耦接公共电极Vcom，所述第二共享开关T20的第二端201c耦接所述第二画素电路623；其中，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623耦接间隔配置的相异扫描线G1、G2、G3、G4、G5、G6、G7、G8，且所述第一共享开关T10的控制端101a与所述第一画素电路610耦接相同扫描线G1，所述第二共享开关T20的控制端201a与所述第一画素电路612耦接相同扫描线G5，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623连接于同一数据线D1；其中所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623为阵列式排列；所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623为矩形形状；所述第一画素单元610、611、612、613及所述第二画素单元620、621、622、623可为同时充放电或只在其中之一进行充放电。
请参考图5，在本申请的一实施例中，一种显示面板，包括：一基板(图未示)；以及一种画素结构50，包括：多个阵列配置画素单元610、611、612、613、620、621、622、623，耦接对应的扫描线G1、G2、G3、G4、G5、G6、G7、G8和数据线D1，包括：第一画素单元610、611、612、613，具有至少一第一画素电路610、611、612、613；第二画素单元620、621、622、623，具有至少一第二画素电路620、621、622、623；第一共享开关T10，所述第一共享开关T10的第一端101b耦接公共电极Vcom，所述第一共享开关T10的第二端101c耦接所述第二画素电路621；以及第二共享开关T20，所述第二共享开关T20的第一端201b耦接公共电极Vcom，所述第二共享开关T20的第二端201c耦接所述第二画素电路623；其中，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623耦接间隔配置的相异扫描线G1、G2、G3、G4、G5、G6、G7、G8，且所述第一共享开关T10的控制端101a与所述第一画素电路610耦接相同扫描线G1，所述第二共享开关T20的控制端201a与所述第一画素电路612耦接相同扫描线G5，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623连接于同一数据线D1；其中所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623为阵列式排列；所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623为矩形形状；所述第一画素单元610、611、612、613及所述第二画素单元620、621、622、623可为同时充放电或只在其中之一进行充放电；其中，所述画素结构50设置于所述基板上。
请参考图6，在本申请的一实施例中，一种画素结构60，包括：多个阵列配置画素单元610、611、612、613、620、621、622、623，耦接对应的扫描线G1、G2、G3、G4、G5、G6、G7、G8和数据线D1，包括：第一画素单元610、611、612、613，具有至少一第一画素电路610、611、612、613；第二画素单元620、621、622、623，具有至少一第二画素电路620、621、622、623；第一共享开关T10，所述第一共享开关T10的第一端101b耦接公共电极Vcom，所述第一共享开关T10的第二端101c耦接所述第一画素电路611；以及第二共享开关T20，所述第二共享开关T20的第一端201b耦接公共电极Vcom，所述第二共享开关T20的第二端201c耦接所述第一画素电路613；其中，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623耦接间隔配置的相异扫描线G1、G2、G3、G4、G5、G6、G7、G8，且所述第一共享开关T10的控制端101a与所述第一画素电路610耦接相同扫描线G1，所述第二共享开关T20的控制端201a与所述第一画素电路612耦接相同扫描线G5，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623连接于同一数据线D1；其中所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623为阵列式排列；所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623为矩形形状；所述第一画素单元610、611、612、613及所述第二画素单元620、621、622、623可为同时充放电或只在其中之一进行充放电。
请参考图6，在本申请的一实施例中，一种显示面板，包括：一基板(图未示)；以及一种画素结构60，包括：多个阵列配置画素单元610、611、612、613、620、621、622、623，耦接对应的扫描线G1、G2、G3、G4、G5、G6、G7、G8和数据线D1，包括：第一画素单元610、611、612、613，具有至少一第一画素电路610、611、612、613；第二画素单元620、621、622、623，具有至少一第二画素电路620、621、622、623；第一共享开关T10，所述第一共享开关T10的第一端101b耦接公共电极Vcom，所述第一共享开关T10的第二端101c耦接所述第一画素电路611；以及第二共享开关T20，所述第二共享开关T20的第一端201b耦接公共电极Vcom，所述第二共享开关T20的第二端201c耦接所述第一画素电路613；其中，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623耦接间隔配置的相异扫描线G1、G2、G3、G4、G5、G6、G7、G8，且所述第一共享开关T10的控制端101a与所述第一画素电路610耦接相同扫描线G1，所述第二共享开关T20的控制端201a与所述第一画素电路612耦接相同扫描线G5，所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623连接于同一数据线D1；其中所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623为阵列式排列；所述第一画素单元610、611、612、613与所述第二画素单元620、621、622、623为矩形形状；所述第一画素单元610、611、612、613及所述第二画素单元620、621、622、623可为同时充放电或只在其中之一进行充放电；其中，所述画素结构60设置于所述基板上。
在本申请的某些实施例中，显示面板可包括液晶显示(Liquid Crystal Display,LCD)面板，其中液晶显示(Liquid Crystal Display,LCD)面板包括：开关阵列(thin filmtransistor，TFT)基板、彩色滤光层(color filter，CF)基板与形成于两基板的间的液晶层，显示面板亦或为有机发光二极管(Organic Light-Emitting Diode,OLED)面板，或量子点发光二极管(Quantum Dots Light-Emitting Diode,QLED)面板。
本申请消除垂直亮暗线，提升产品品质。
“在一些实施例中”及“在各种实施例中”等用语被重复地使用。所述用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本申请的实施例，并非对本申请作任何形式上的限制，虽然本申请已以具体的实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。
Claims (10)
1.一种画素结构，其特征在于，包括：多个阵列配置画素单元，耦接对应的扫描线和数据线，包括：
第一画素单元，具有至少一第一画素电路；
第二画素单元，具有至少一第二画素电路；
第一共享开关，所述第一共享开关的第一端耦接公共电极；以及
第二共享开关，所述第二共享开关的第一端耦接公共电极；
其中，所述第一画素单元与所述第二画素单元耦接间隔配置的相异扫描线，且所述第一共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第二共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第一画素单元与所述第二画素单元连接于同一数据线；其中所述第一画素单元及所述第二画素单元可为同时充放电或只在其中之一进行充放电。
2.如权利要求1所述的画素结构，其特征在于，所述第一画素单元与所述第二画素单元为并列交错排列。
3.如权利要求1所述的画素结构，其特征在于，所述第一共享开关的第二端耦接所述第二画素电路；所述第二共享开关的第二端耦接所述第二画素电路。
4.如权利要求3所述的画素结构，其特征在于，在第一扫描期间，第n条扫描线及第n+4条扫描线为高电位，所述第一画素电路进行充电，所述第一共享开关打开及所述第二共享开关打开，所述第二画素电路进行电荷共享，其中n为正数。
5.如权利要求3所述的画素结构，其特征在于，在第二扫描期间，第n+1条扫描线及第n+5条扫描线为高电位，所述第一共享开关关闭及所述第二共享开关关闭，所述第二画素电路进行充电，其中n为正数。
6.如权利要求1所述的画素结构，其特征在于，所述第一共享开关的第二端耦接所述第一画素电路；所述第二共享开关的第二端耦接所述第一画素电路。
7.如权利要求6所述的画素结构，其特征在于，在第一扫描期间，第n条扫描线及第n+4条扫描线为高电位，所述第一画素电路进行充电，所述第一共享开关打开及所述第二共享开关打开，所述次一画素行的所述第一画素电路进行电荷共享，其中n为正数。
8.如权利要求6所述的画素结构，其特征在于，在第二扫描期间，第n+1条扫描线及第n+5条扫描线为高电位，所述第一共享开关关闭及所述第二共享开关关闭，所述次一画素行的所述第一画素电路进行充电，其中n为正数。
9.一种画素结构，其特征在于，包括：
第一画素单元，具有至少一第一画素电路；
第二画素单元，具有至少一第二画素电路；
第一共享开关，所述第一共享开关的第一端耦接公共电极；以及
第二共享开关，所述第二共享开关的第一端耦接公共电极；
其中，所述第一画素单元与所述第二画素单元耦接间隔配置的相异扫描线，且所述第一共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第二共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第一画素单元与所述第二画素单元连接于同一数据线；其中所述第一画素单元与所述第二画素单元为阵列式排列；所述第一画素单元与所述第二画素单元为矩形形状；所述第一画素单元及所述第二画素单元可为同时充放电或只在其中之一进行充放电。
10.一种显示面板，其特征在于，包括：
一基板；以及
一种画素结构，包括：多个阵列配置画素单元，耦接对应的扫描线和数据线，包括：
第一画素单元，具有至少一第一画素电路；
第二画素单元，具有至少一第二画素电路；
第一共享开关，所述第一共享开关的第一端耦接公共电极；以及
第二共享开关，所述第二共享开关的第一端耦接公共电极；
其中，所述第一画素单元与所述第二画素单元耦接间隔配置的相异扫描线，且所述第一共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第二共享开关的控制端与所述第一画素电路耦接相同扫描线，所述第一画素单元与所述第二画素单元连接于同一数据线；其中所述第一画素单元与所述第二画素单元为阵列式排列；所述第一画素单元与所述第二画素单元为矩形形状；所述第一画素单元及所述第二画素单元可为同时充放电或只在其中之一进行充放电；
其中，所述画素结构设置于所述基板上。
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|---|---|---|---|
| CN201811398303.8A CN111210783A (zh) | 2018-11-22 | 2018-11-22 | 画素结构及其显示面板 |
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