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CN111199974A - 半导体装置及其制造方法 - Google Patents

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CN111199974A
CN111199974A CN201911100831.5A CN201911100831A CN111199974A CN 111199974 A CN111199974 A CN 111199974A CN 201911100831 A CN201911100831 A CN 201911100831A CN 111199974 A CN111199974 A CN 111199974A
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CN
China
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gate electrode
trench
semiconductor device
support structure
insulating film
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CN201911100831.5A
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南奇亨
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Abstract

半导体装置包括：衬底中的有源区域；隔离膜，其限定衬底中的有源区域；栅沟槽，其延伸穿过有源区域和隔离膜，并且包括有源区域中的第一沟槽和隔离膜中的第二沟槽；栅电极，其包括主栅电极和传输栅电极，主栅电极填充第一沟槽的下部，并且传输栅电极填充第二沟槽的下部；支撑结构，其在传输栅电极上，该支撑结构填充第二沟槽的上部；以及栅绝缘膜，其介于隔离膜和传输栅电极之间以及支撑结构和传输栅电极之间。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2018年11月16日在韩国知识产权局提交的韩国专利申请No.10-2018-0141459的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及一种半导体装置及其制造方法。更具体地，本发明构思涉及一种包括掩埋沟道阵列晶体管的半导体装置及其制造方法。
背景技术
随着半导体存储器装置越来越高度集成，各个电路图案已经进一步小型化，以便在相同区域上实现更多的半导体装置。另一方面，通过包括掩埋在沟槽中的栅电极，掩埋沟道阵列晶体管(BCAT)可最小化短沟道效应。
发明内容
本发明构思的各方面提供了一种具有改善的产品可靠性和性能的半导体装置。
本发明构思的各方面还提供了一种用于制造半导体装置的方法,所述方法能够制造具有改善的产品可靠性和性能的半导体装置。
然而，本发明构思的各方面不限于本文阐述的各方面。通过参考下文给出的本发明构思的详细描述，本发明构思的上述和其他方面对于本发明构思所属领域的普通技术人员将变得更加显而易见。
根据本发明构思的示例性实施例，一种半导体装置包括：衬底中的有源区域；隔离膜，其限定衬底中的有源区域；栅沟槽，其延伸穿过有源区域和隔离膜，并且包括有源区域中的第一沟槽和隔离膜中的第二沟槽；栅电极，其包括主栅电极和传输栅电极，主栅电极填充第一沟槽的下部，并且传输栅电极填充第二沟槽的下部；支撑结构，其在传输栅电极上，该支撑结构填充第二沟槽的上部；以及栅绝缘膜，其介于隔离膜和传输栅电极之间以及支撑结构和传输栅电极之间。
根据本发明构思的示例性实施例，一种半导体装置包括：有源区域，其包括在衬底内在第一方向上延伸的第一沟槽；隔离膜，其包括在衬底内在第一方向上延伸的第二沟槽并且限定有源区域；主栅电极，其填充第一沟槽的下部；第一栅绝缘膜，其在有源区域和主栅电极之间；传输栅电极，其填充第二沟槽的下部；以及第二栅绝缘膜，其在隔离膜和传输栅电极之间。第一栅绝缘膜沿着主栅电极的底表面和侧壁延伸。第二栅绝缘膜沿着传输栅电极的底表面、侧壁和上表面延伸。
根据本发明构思的示例性实施例，一种半导体装置包括：有源区域，其在衬底内在第一方向上延伸；隔离膜，其限定衬底内的有源区域；栅沟槽，其在有源区域和隔离膜中，该栅沟槽相对于第一方向以第一锐角在第二方向上延伸；栅电极，其填充栅沟槽的下部；支撑结构，其在栅电极上，该支撑结构填充隔离膜中的栅沟槽的上部；以及，栅绝缘膜，其沿着栅沟槽的侧壁和底表面延伸。支撑结构包括与第二方向交叉的第一侧壁。栅绝缘膜还沿着支撑结构的底表面和第一侧壁延伸。
根据本发明构思的示例性实施例，如下所述，提供了一种制造半导体装置的方法。在衬底中形成有源区域和限定有源区域的隔离膜。在衬底中形成延伸穿过有源区域和隔离膜的栅沟槽，栅沟槽包括有源区域中的第一沟槽和隔离膜中的第二沟槽。形成牺牲膜以填充栅沟槽。用支撑结构代替牺牲膜的在第二沟槽的上部中的部分。去除牺牲膜的在第二沟槽的下部中的剩余部分以形成由支撑结构的底表面和第二沟槽的内侧壁限定的间隙。在支撑结构的底表面和栅沟槽的内侧壁上依次形成栅绝缘膜和栅电极。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述和其他方面和特征将变得更加显而易见，附图中：
图1是用于解释根据本发明构思的一些实施例的半导体装置的示意性布局图；
图2是根据本发明构思的一些实施例的沿着图1的线A-A’截取的截面图；
图3是图2的S部分的放大视图；
图4是根据本发明构思的一些实施例的沿着图1的线B-B’截取的截面图；
图5和图6是用于解释根据本发明构思的一些实施例的半导体装置的截面图；
图7和图8是用于解释根据本发明构思的一些实施例的半导体装置的截面图；
图9和图10是用于解释根据本发明构思的一些实施例的半导体装置的截面图；
图11是示出根据本发明构思的一些实施例的半导体装置的截面图；
图12是用于解释根据本发明构思的一些实施例的半导体装置的示意性布局图；
图13是用于解释根据本发明构思的一些实施例的半导体装置的示意性布局图；
图14是用于解释根据本发明构思的一些实施例的半导体装置的示意性布局图；
图15至图39是用于解释根据本发明构思的一些实施例的制造半导体装置的方法的中间步骤图；
图40是用于解释根据本发明构思的一些实施例的制造半导体装置的方法的中间步骤图；
图41是用于解释根据本发明构思的一些实施例的制造半导体装置的方法的中间步骤图；
图42是用于解释根据本发明构思的一些实施例的制造半导体装置的方法的中间步骤图。
具体实施方式
在下文中，将参考图1至图14描述根据本发明构思的一些实施例的半导体装置。尽管DRAM(动态随机存取存储器)被示出为根据一些实施例的半导体装置的示例，但是本公开不限于此。
图1是用于解释根据本发明构思的一些实施例的半导体装置的示意性布局图。图2是沿着图1的线A-A’的截面图。图3是图2的S部分的放大图。图4是沿着图1的线B-B’的截面图。
参考图1至图4，根据本发明构思的一些实施例的半导体装置包括衬底100、隔离膜110、字线(WL；栅电极)120、位线BL、栅沟槽GT、栅绝缘膜130、覆盖图案140、支撑结构150、第一层间绝缘膜200、第二层间绝缘膜210、第一接触结构220、第二接触结构230和电容器结构300。
衬底100可以具有其中堆叠基底衬底和外延层的结构，但是本公开不限于此。衬底100可以是硅衬底、砷化镓衬底、硅锗衬底或SOI(绝缘体上半导体)衬底。作为示例，衬底100在下文中被示为硅衬底。为了便于解释，衬底100在下文中被示为第一导电类型(例如，p型)。
衬底100包括有源区域AR。有源区域AR在衬底100内在第一方向DR1上延伸。有源区域AR在第一方向和与第一方向垂直的另一方向上重复布置。例如，有源区域AR在衬底100内在第一方向DR1上延伸。
有源区域AR呈彼此平行延伸的多个条的形式。在一些实施例中，一个有源区域AR的中心设置为与另一个有源区域AR的远端部分相邻。
字线(WL；栅电极120)穿过有源区域AR沿着第二方向DR2延伸很长。字线WL在垂直于第二方向DR2的另一方向(例如，第三方向DR3)上重复布置。字线WL彼此平行地延伸。此外，字线WL在第三方向DR3上以相等的间隔彼此间隔开。
位线BL与字线WL相交并沿着第三方向DR3延伸很长。位线BL在第二方向DR2上重复布置。位线BL彼此平行地延伸。另外，位线BL在第二方向DR2上以相等的间隔彼此间隔开。
随着半导体装置的设计规则减小，如图1中所示，有源区域AR可以以斜条的形式形成。例如，有源区域AR可以在第一方向DR1上延伸，并且字线WL可以在第二方向DR2上延伸，第二方向DR2相对于第一方向DR1形成第一锐角θ1。另外，位线BL可以在第三方向DR3上延伸，第三方向DR3相对于第一方向DR1形成第二锐角θ2。在一些实施例中，第二方向DR2和第三方向DR3可以彼此正交。例如，第一锐角θ1和第二锐角θ2之和可以是90°。
在一些实施例中，第一锐角θ1可以是60°，并且第二锐角θ2可以是30°。在这种情况下，电容器结构300以蜂窝的形式重复设置。然而，本公开不限于此，并且电容器结构300可以以各种形式布置。
隔离膜110形成在衬底100中。另外，隔离膜110限定衬底100中的有源区域AR。在图2至图4中，隔离膜110的侧壁被示出为具有倾斜度，但是这仅是形成隔离膜110的过程中的特征，并且本公开的技术不限于此。
隔离膜110可包括但不限于例如氧化硅、氮化硅、氮氧化硅及其组合中的至少一者。隔离膜110可以是由一种绝缘材料制成的单层，或者可以是由各种绝缘材料的组合制成的多层。为了便于解释，将隔离膜110描述为包含氧化硅。
栅沟槽GT形成在衬底100中。栅沟槽GT延伸穿过有源区域AR和隔离膜110。例如，栅沟槽GT在第二方向DR2上延伸。栅沟槽GT包括在有源区域AR内在第二方向DR2上延伸的第一沟槽P1，以及在隔离膜110内在第二方向DR2上延伸的第二沟槽P2。
在图2和图3中，栅沟槽GT的侧壁被示出为具有倾斜度，但是这仅是形成栅沟槽GT的过程中的特征，并且本公开不限于此。
在一些实施例中，第二沟槽P2形成为比第一沟槽P1深。例如，如图3所示，第二沟槽P2相对于衬底100的上表面的深度D12比第一沟槽P1相对于衬底100的上表面的深度D11深。在示例实施例中，第二沟槽P2相对于有源区域AR的上表面的深度D12比第一沟槽P1相对于有源区域AR的上表面的深度D11深。结果，相对于衬底100的上表面，第二沟槽P2的底表面低于第一沟槽P1的底表面。
栅电极120在第二方向DR2上延伸很长。栅电极120可以用作图1的字线WL。栅电极120形成在栅沟槽GT中。例如，栅电极120填充栅沟槽GT的一部分(例如，栅沟槽GT的下部)。
栅电极120包括填充第一沟槽P1的一部分的主栅电极MG，以及填充第二沟槽P2的一部分的传输栅电极PG。例如，主栅电极MG是栅电极120的与有源区域AR交叉的部分，并且传输栅电极PG是栅电极120的与隔离膜110交叉的部分。
栅电极120可包括诸如金属的导电材料。例如，栅电极120可包括钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、以及它们的组合中的至少一种。本发明构思不限于此。例如，栅电极120可包括除金属之外的导电材料，包括多晶硅、硅锗等。
由于第二沟槽P2形成为比第一沟槽P1深，因此，相对于衬底100的上表面,传输栅电极PG的底表面低于主栅电极MG的底表面。
在一些实施例中，有源区域AR包括第一源/漏区域105a和第二源/漏区域105b，第一源/漏区域105a和第二源/漏区域105b包括与有源区域的第一导电类型不同的第二导电类型(例如，n型)的杂质。
第一源/漏区域105a和第二源/漏区域105b分别形成在主栅电极MG的相对侧上。例如，如图1和图2中所示，第一源/漏区域105a形成在有源区域AR的中心处，并且第二源/漏区域105b形成在有源区域AR的两个远端处。在一些实施例中，与一个有源区域重叠的两个主栅电极可以共享形成在该有源区域的中心处的一个第一源/漏区域。然而，这仅是示例，并且本公开不限于此。
栅绝缘膜130介于衬底100和栅电极120之间。例如，栅绝缘膜130沿着栅沟槽GT的侧壁和底表面共形地延伸。
栅绝缘膜130包括第一沟槽P1中的第一栅绝缘膜130a和第二沟槽P2中的第二栅绝缘膜130b。例如，第一栅绝缘膜130a是栅绝缘膜130的介于有源区域AR和主栅电极MG之间的部分，并且第二栅绝缘膜130b是栅绝缘膜130的介于隔离膜110和传输栅电极PG之间的部分。
例如，第一栅绝缘膜130a沿着主栅电极MG的底表面和侧壁延伸，并且第二栅绝缘膜130b沿着传输栅电极PG的底表面和侧壁延伸。
栅绝缘膜130可包括氧化硅、氮化硅、氮氧化硅以及介电常数高于氧化硅的高k材料中的至少一种。高k材料可包括但不限于例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、氧化钡钛、氧化锶钛、氧化钇、氧化铝、铅钪钽氧化物、铌酸铅锌及其组合中的至少一种。
覆盖图案140设置在主栅电极MG上。覆盖图案140填充第一沟槽P1的一部分。例如，主栅电极MG填充第一沟槽P1的下部，并且覆盖图案140填充第一沟槽P1的上部。覆盖图案140在第一沟槽P1内在第二方向DR2上延伸很长。
第一栅绝缘膜130a还沿着覆盖图案140的侧壁延伸。例如，第一栅绝缘膜130a沿着主栅电极MG的底表面和侧壁以及覆盖图案140的侧壁延伸。然而，第一栅绝缘膜130a不介于主栅电极MG和覆盖图案140之间。例如，第一栅绝缘膜130a不沿着主栅电极MG的上表面和覆盖图案140的底表面延伸。
覆盖图案140可包括但不限于例如氧化硅、氮化硅、氮氧化硅及其组合中的至少一种。为了便于解释，下文将覆盖图案140描述为包括氮化硅。
支撑结构150形成在传输栅电极PG上。支撑结构150填充第二沟槽P2的一部分。例如，传输栅电极PG填充第二沟槽P2的下部，并且支撑结构150填充第二沟槽P2的上部。
第二栅绝缘膜130b还沿着传输栅电极PG的上表面和支撑结构150的底表面延伸。例如，如图2和图3中所示，第二栅绝缘膜130b沿着传输栅电极PG的底表面、侧壁和上表面延伸。因此，第二栅绝缘膜130b介于隔离膜110和传输栅电极PG之间以及支撑结构150和传输栅电极PG之间。
支撑结构150包括第一侧壁150S1和与第一侧壁150S1交叉的第二侧壁150S2。支撑结构150的第一侧壁150S1和第二侧壁150S2可以彼此连接以形成支撑结构150的侧壁。例如，支撑结构150包括彼此面对的两个第一侧壁150S1和在两个第一侧壁150S1之间彼此面对的两个第二侧壁150S2。
支撑结构150的第一侧壁150S1在第二方向DR2上延伸。例如，如图1至图3中所示，支撑结构150的第一侧壁150S1由第二沟槽P2的侧壁限定。例如，支撑结构150的第一侧壁150S1与隔离膜110的内壁接触。词语“接触”或短语“与……接触”是指直接连接，即触及。
支撑结构150的第二侧壁150S2在与第二方向DR2交叉的第四方向DR4上延伸。例如，如图1和图4中所示，支撑结构150的第二侧壁150S2面对覆盖图案140的与第二方向DR2交叉的侧壁。
第二栅绝缘膜130b还沿着支撑结构150的第二侧壁150S2延伸。例如，如图2至图4中所示，第二栅绝缘膜130b还沿着传输栅电极PG的底表面和侧壁以及支撑结构150的底表面和第二侧壁150S2延伸。因此，第二栅绝缘膜130b介于支撑结构150的第二侧壁150S2和覆盖图案140之间。
然而，第二栅绝缘膜130b不介于隔离膜110和支撑结构150之间。例如，第二栅绝缘膜130b不沿着支撑结构150的第一侧壁150S1延伸。
在一些实施例中，支撑结构150的上表面设置在与覆盖图案140的上表面相同的平面上。例如，支撑结构150的上表面和覆盖图案140的上表面可全部设置在与衬底100的上表面相同的平面上。
在一些实施例中，支撑结构150形成为比覆盖图案140深。例如，如图3中所示，支撑结构150相对于衬底100的上表面的深度D22比覆盖图案140相对于衬底100的上表面的深度D21深。结果，相对于衬底100的上表面，支撑结构150的底表面低于覆盖图案140的底表面。此外，相对于衬底100的上表面，传输栅电极PG的上表面低于主栅电极MG的上表面。
在一些实施例中，支撑结构150的第二侧壁150S2在不同于第一方向DR1的方向上延伸。例如，如图1中所示，支撑结构150的第二侧壁150S2在第四方向DR4上延伸，第四方向DR4相对于第一方向DR1形成第三锐角θ3。
在一些实施例中，第三锐角θ3小于第一锐角θ1。例如，第三锐角θ3可以是30°，并且第一锐角θ1可以是60°。此外，如图1中所示，支撑结构150的第二侧壁150S2相对于字线WL倾斜的程度小于有源区域AR相对于字线WL倾斜的程度。相反，支撑结构150的第二侧壁150S2相对于位线BL倾斜的程度大于有源区域AR相对于位线BL倾斜的程度。
支撑结构150可包括但不限于例如氧化硅、氮化硅、氮氧化硅及其组合中的至少一者。为了便于解释，下面将支撑结构150描述为包括氮化硅。
在一些实施例中，支撑结构150可包括与隔离膜110的材料不同的材料。例如，隔离膜110可包括氧化硅，并且支撑结构150可包括氮化硅。
在一些实施例中，支撑结构150可包括与覆盖图案140的材料不同的材料。例如，覆盖图案140和支撑结构150可包括具有彼此不同的材料成分的氮化硅。在一些实施例中，支撑结构150可包括其介电常数低于覆盖图案140的介电常数的材料。因此，支撑结构150可具有比覆盖图案140的介电常数低的介电常数。在这种情况下，支撑结构150可进一步减小由于稍后将描述的传输栅电极PG引起的栅诱导漏极泄漏(GIDL)，从而提供具有改善的性能的半导体装置。
第一层间绝缘膜200和第二层间绝缘膜210依次堆叠在衬底100上。尽管仅有第一层间绝缘膜200和第二层间绝缘膜210的两个层间绝缘膜被描述为形成在衬底100上，但是这仅是示例，并且本公开不限于此。例如，当然可以在衬底100上形成三个或更多个层间绝缘膜。
第一层间绝缘膜200和第二层间绝缘膜210可包括但不限于例如氧化硅、氮化硅和氮氧化硅中的至少一种。
第一接触结构220连接到第一源/漏区域105a。例如，第一接触结构220穿透第一层间绝缘膜200并连接到第一源/漏区域105a。
第二接触结构230连接到第二源/漏区域105b。例如，第二接触结构230穿透第一层间绝缘膜200和第二层间绝缘膜210，并连接到第二源/漏区域105b。
第一接触结构220和第二接触结构230可包括诸如金属的导电材料。例如，第一接触结构220和第二接触结构230可包括例如钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)以及它们的组合中的至少一种。本发明构思不限于此。例如，第一接触结构220和第二接触结构230可以由除金属之外的导电材料(例如多晶硅、硅锗等)制成。
第一接触结构220和第二接触结构230中的每一个可以是由一种类型的导电材料制成的单层，或者可以是由各种导电材料的组合制成的多层。例如，第二接触结构230可以是包括顺序堆叠在第二源/漏区域105b上的多晶硅层和金属层的多层。
位线BL的一部分连接到第一接触结构220。例如，位线BL形成在第一层间绝缘膜200的上表面和第一接触结构220的上表面上。因此，位线BL可以电连接到第一源/漏区域105a。位线BL可以是由一种类型的导电材料制成的单层，或者可以是由不同类型的导电材料的组合制成的多层。
电容器结构300的一部分连接到第二接触结构230。例如，电容器结构300形成在第二层间绝缘膜210的上表面和第二接触结构230的上表面上。结果，电容器结构300可电连接到第二源/漏区域105b。
根据一些实施例，电容器结构300可在半导体装置(例如，半导体存储器装置)中存储电荷。例如，电容器结构300包括下电极310、电容器介电膜320和上电极330。通过使用在下电极310和上电极330之间产生的电位差，电容器结构300可将电荷存储在电容器介电膜320中。
下电极310和上电极330可包括例如但不限于掺杂的多晶硅、金属或金属氮化物。电容器介电膜320可包括但不限于例如氧化硅或高k材料。
当源/漏区域和栅电极彼此相邻设置时，在它们之间可能产生强电场。结果，可能产生源/漏区域和栅电极之间的直接隧穿，由此引起的漏电流可被称为栅诱导漏极泄漏(GIDL)。
随着半导体装置的更高集成度，栅诱导漏极泄漏不仅可以由主栅电极产生，还可以由传输栅电极产生。然而，在根据一些实施例的半导体装置中，通过将传输栅电极PG设置为低于主栅电极MG，可以防止栅诱导漏极泄漏。传输栅电极PG设置为低于第二源/漏区域105b，因此传输栅电极PG不存在于第二源/漏区域105b中。栅诱导漏极泄漏取决于源/漏区域和栅电极的重叠区域，而设置为低于主栅电极MG的传输栅电极PG不具有重叠区域。
此外，根据一些实施例的半导体装置包括形成在传输栅电极PG上的支撑结构150。支撑结构150可以支撑其中掩埋有传输栅电极PG的第二沟槽P2。例如，即使当第二沟槽P2的纵横比大时，支撑结构150也可以防止第二沟槽P2弯曲。因此，可以提供具有改善的可靠性和性能的半导体装置。
图5和图6是用于解释根据本发明构思的一些实施例的半导体装置的截面图。作为参考，图5是沿着图1的线A-A’截取的截面图。
图6是沿着图1的线B-B’截取的截面图。为了便于解释，将简要描述或省略与使用图1至图4描述的部分重复的部分。
参考图1、图5和图6，根据一些实施例的半导体装置还包括阻挡膜160。
阻挡膜160介于栅绝缘膜130和栅电极120之间。例如，阻挡膜160沿着栅绝缘膜130的表面共形地延伸。
阻挡膜160包括第一沟槽P1中的第一阻挡膜160a和第二沟槽P2中的第二阻挡膜160b。例如，第一阻挡膜160a是阻挡膜160的介于第一栅绝缘膜130a和主栅电极MG之间的部分，第二阻挡膜160b是阻挡膜160的介于第二栅绝缘膜130b和传输栅电极PG之间的部分。
例如，第一阻挡膜160a沿着主栅电极MG的底表面和侧壁延伸，并且第二阻挡膜160b沿着传输栅电极PG的底表面、上表面和侧壁延伸。
在一些实施例中，第一阻挡膜160a不沿着在第二方向DR2上延伸的覆盖图案140的侧壁延伸。例如，如图5中所示，覆盖图案140形成在第一阻挡膜160a的上表面和主栅电极MG的上表面上。此外，第一阻挡膜160a不介于主栅电极MG和覆盖图案140之间。例如，第一阻挡膜160a不沿着主栅电极MG的上表面和覆盖图案140的底表面延伸。例如，覆盖图案140与栅电极MG的上表面接触。
在一些实施例中，第二阻挡膜160b还沿着传输栅电极PG的上表面和支撑结构150的底表面延伸。例如，第二阻挡膜160b沿着传输栅电极PG的底表面、侧壁和上表面延伸。因此，第二阻挡膜160b介于隔离膜110和传输栅电极PG之间以及支撑结构150和传输栅电极PG之间。
在一些实施例中，第二阻挡膜160b还沿着支撑结构150的第二侧壁150S2延伸。例如，如图6中所示，第二阻挡膜160b沿着传输栅电极PG的底表面、上表面和侧壁以及支撑结构150的底表面和第二侧壁150S2形成。
阻挡膜160可包括例如金属氮化物。例如，阻挡膜160可包括但不限于氮化钛(TiN)、氮化钨(WN)及其组合中的至少一种。
在一些实施例中，阻挡膜160可包括掺杂杂质的金属氮化物。例如，阻挡膜160的金属氮化物可掺杂有可以改变功函数的杂质。例如，当第一源/漏区域105a和第二源/漏区域105b具有第二导电类型(例如，n型)时，阻挡膜160可掺杂有镧(La)。
图7和图8是用于解释根据本发明构思的一些实施例的半导体装置的截面图。作为参考，图7是沿着图1的线A-A’截取的截面图。图8是沿着图1的线B-B’截取的截面图。为了便于解释，将简要描述或省略与使用图1至图6描述的部分的重复的部分。
参考图1、图7和图8，根据一些实施例的半导体装置还包括插入导电膜170。
插入导电膜170介于主栅电极MG和覆盖图案140之间。例如，插入导电膜170沿着主栅电极MG的上表面共形地延伸。
在一些实施例中，插入导电膜170不沿着在第二方向DR2上延伸的覆盖图案140的侧壁延伸。例如，如图7中所示，覆盖图案140形成在第一阻挡膜160a的上表面和主栅电极MG的上表面上。例如，覆盖图案140接触第一阻挡膜160a的上表面和主栅电极MG的上表面。
在一些实施例中，插入导电膜170不沿着传输栅电极PG的上表面延伸。此外，相对于隔离膜110的底表面，插入导电膜170的底表面高于支撑结构150的底表面。
在一些实施例中，插入导电膜170可包括与栅电极120的材料不同的材料。例如，栅电极120可包括钨(W)，并且插入导电膜170可包括多晶硅，但是本公开不限于此。
图9和图10是用于解释根据本发明构思的一些实施例的半导体装置的截面图。作为参考，图9是沿着图1的线A-A’截取的截面图。图10是沿着图1的线B-B’截取的截面图。为了便于解释，将简要描述或省略与使用图1至图4描述的部分重复的部分。
参考图1、图9和图10，在根据一些实施例的半导体装置中，覆盖图案140包括气隙145(或空隙)。
气隙145被示出为具有椭圆形状并且在第二方向DR2上延伸很长，但是这仅是示例，并且气隙145可以根据其形成过程而具有各种形状。例如，球形气隙可以形成在覆盖图案140中。
由于覆盖图案140中的气隙145具有低介电常数，因此可以减小根据一些实施例的半导体装置的寄生电容。
图11是示出根据本发明构思的一些实施例的半导体装置的截面图。作为参考，图11是沿着图1的线A-A’截取的截面图。为了便于解释，将简要描述或省略与使用图1至图4描述的部分的重复的部分。
参考图1和图11，在根据一些实施例的半导体装置中，第二沟槽P2的宽度小于第一沟槽P1的宽度。
这里，宽度是指第一沟槽P1和第二沟槽P2中在相同水平或深度处的第一方向DR1上的宽度。例如，可以相对于衬底100的上表面限定任意的第一深度D31。此时，第一深度D31处的第一方向DR1上的第二沟槽P2的宽度W12小于第一深度D31处的第一方向DR1上的第一沟槽P1的宽度W11。
因此，根据一些实施例的半导体装置可以进一步减小由传输栅电极PG引起的栅诱导漏极泄漏(GIDL)，从而提供具有改善的性能的半导体装置。
图12是用于解释根据本发明构思的一些实施例的半导体装置的示意性布局图。为了便于解释，将简要描述或省略与使用图1至图4描述的部分的重复的部分。
参考图12，在根据一些实施例的半导体装置中，支撑结构150的第二侧壁150S2具有圆弧形状。
例如，支撑结构150包括彼此面对的两个第二侧壁150S2。两个第二侧壁150S2构成围绕支撑结构150的中心部分限定的圆的一部分。
然而，在一些实施例中，支撑结构150的第一侧壁150S1在第二方向DR2上延伸。
图13是用于解释根据本发明构思的一些实施例的半导体装置的示意性布局图。为了便于解释，将简要描述或省略与使用图1至图4描述的部分的重复的部分。
参考图13，在根据一些实施例的半导体装置中，支撑结构150的第二侧壁150S2沿着第三方向DR3延伸。
例如，支撑结构150的第二侧壁150S2与位线BL并排延伸。
在一些实施例中，第二方向DR2和第三方向DR3可以彼此正交。例如，第一锐角θ1和第二锐角θ2之和可以是90°。因此，支撑结构150的第一侧壁150S1和第二侧壁150S2可以彼此正交。
图14是用于解释根据本发明构思的一些实施例的半导体装置的示意性布局图。为了便于解释，将简要描述或省略与使用图1至图4描述的部分的重复的部分。
参考图14，在根据一些实施例的半导体装置中，支撑结构150的第二侧壁150S2沿着第五方向DR5延伸，第五方向DR5与第一方向DR1形成第一角度θ4。
在一些实施例中，相对于第一方向DR1的第一角度θ4大于相对于第一方向DR1的第一锐角θ1。例如，第一锐角θ1可以是60°，并且第一角度θ4可以是90°。然而，这仅是示例，并且本公开不限于此。
在下文中，将参考图1至图14描述根据本发明构思的一些实施例的半导体装置。
图15至图39是用于解释根据本发明构思的一些实施例的制造半导体装置的方法的中间步骤图。为了便于解释，将简要描述或省略与使用图1至图14描述的部分的重复部分。
参考图15至图17，有源区域AR和隔离膜110形成在衬底100中。作为参考，图16是沿着图15的线A-A’截取的截面图，图17是沿着图15的线B-B’截取的截面图。
衬底100包括有源区域AR。如图15中所示，有源区域AR形成在在第一方向DR1上延伸的多个条中。有源区域AR包括杂质区域105。可以通过将杂质注入到有源区域AR中来形成杂质区域105。此时，可以通过但不限于通过离子注入工艺来执行杂质的注入。本公开不限于此。例如，可以通过将杂质扩散到有源区域AR中来形成杂质区105。
隔离膜110形成在衬底100中。例如，可以在衬底100中形成限定有源区域AR的沟槽，并且可以形成填充沟槽的绝缘膜。因此，限定有源区域AR的隔离膜110形成在衬底100中。
参考图18至图20，栅沟槽GT形成在衬底100中。作为参考，图19是沿着图18的线A-A’截取的截面图，并且图20是沿着图18的线B-B’截取的截面图。
栅沟槽GT形成为与有源区域AR和隔离膜110交叉。例如，栅沟槽GT形成为在第二方向DR2上延伸。栅沟槽GT包括在有源区域AR内在第二方向DR2上延伸的第一沟槽P1，以及在隔离膜110内在第二方向DR2上延伸的第二沟槽P2。例如，第一沟槽P1和第二沟槽P2在第二方向DR2上彼此连接并且在第二方向DR2上交替地重复。
第一沟槽P1分离图15至图17的杂质区域105。因此，第一源/漏区域105a和第二源/漏区域105b分别形成在第一沟槽P1的两侧中的一侧上以及第一沟槽P1的两侧中的另一侧上。
在一些实施例中，第二沟槽P2形成为比第一沟槽P1深。例如，如图19所示，第二沟槽P2相对于衬底100的上表面的深度D12比第一沟槽P1相对于衬底100的上表面的深度D11深。
参考图21和图22，在衬底100上形成牺牲膜400。
牺牲膜400形成为填充栅沟槽GT。例如，牺牲膜400填充第一沟槽P1和第二沟槽P2。
牺牲膜400可包括相对于下文将描述的支撑结构150具有蚀刻选择性的材料。牺牲膜400可包括但不限于，例如SOH(旋涂硬掩模)。
还参考图23至图25，在牺牲膜400上形成掩模图案MK。作为参考，图24是沿着图23的线A-A’截取的截面图，并且图25是沿着图23的线B-B’截取的截面图。
掩模图案MK包括暴露牺牲膜400的一部分的开口OP。掩模图案MK的开口OP暴露牺牲膜400的在隔离膜110上的部分。
在一些实施例中，掩模图案MK的开口OP暴露在沿着第一方向DR1布置的两个有源区域AR之间的隔离膜110。例如，如图23中所示，掩模图案MK的开口OP穿过沿着第一方向DR1布置的两个有源区域AR之间的隔离膜110，并且在第四方向DR4上延伸很长。掩模图案MK的开口OP与沿着第一方向DR1布置的两个有源区域AR之间的隔离膜110重叠。第四方向DR4相对于第一方向DR1形成第三锐角θ3。在一些实施例中，第三锐角θ3小于第一锐角θ1。
掩模图案MK的形成可以通过但不限于例如自对准双图案化(SADP)工艺来执行。
参考图26和图27，对牺牲膜400的被掩模图案MK暴露的部分进行蚀刻。
例如，可以执行使用掩模图案MK作为蚀刻掩模的蚀刻工艺。结果，可以蚀刻由掩模图案MK的开口OP暴露的牺牲膜400。
然而，在上述蚀刻工艺中，仅蚀刻牺牲膜400的由掩模图案MK的开口OP暴露的部分。结果，牺牲膜400的一部分保留在第二沟槽P2中。保留在第二沟槽P2中的牺牲膜400的部分可被称为凹陷的牺牲膜400R。此外，在第二沟槽P2中形成凹陷RC，其中底表面由牺牲膜400的上表面限定。例如，第二沟槽P2中的凹陷的牺牲膜400R的上表面(或凹陷RC的底表面)相对于衬底100的上表面的深度D22比第二沟槽P2的底表面相对于衬底100的上表面的深度D12浅。
然而，在一些实施例中，凹陷RC的底表面相对于衬底100的上表面的深度D22比栅电极120的上表面相对于衬底100的上表面的深度(图36的D21)深，这将在后面描述。
参考图28和图29，在牺牲膜400上形成支撑绝缘膜150L。
例如，形成填充第二沟槽P2中的凹陷(图26和图27的RC)的支撑绝缘膜150L。因此，支撑绝缘膜150L形成在第二沟槽P2中的牺牲膜400的部分上(即凹陷的牺牲膜400R上)。
支撑绝缘膜150L可包括但不限于例如氧化硅、氮化硅、氮氧化硅及其组合中的至少一种。为了便于解释，将支撑绝缘膜150L描述为包含氮化硅。
支撑绝缘膜150L被示出为形成在掩模图案MK上，但是这仅是为了便于解释，并且本公开不限于此。例如，在一些实施例中，可以在形成支撑绝缘膜150L之前去除掩模图案MK。
参考图30和图31，支撑结构150形成在第二沟槽P2中。
例如，可以对支撑绝缘膜(图28和图29的150L)执行平坦化工艺。例如，可以执行平坦化工艺，直到暴露出衬底100的上表面。
结果，形成填充第二沟槽P2的下部和第一沟槽P1的牺牲膜400。在执行平坦化工艺之后保留在第一沟槽P1中的牺牲膜400可以被称为平坦化的牺牲膜400P。此外，形成填充第二沟槽P2的上部的支撑结构150。例如，填充第二沟槽P2的上部的牺牲膜400由支撑结构150代替。例如，凹陷的牺牲膜400R和支撑结构150的组合结构填充第二沟槽P2。
参考图32和图33，去除在蚀刻工艺和平坦化工艺之后剩余的牺牲膜400。例如，去除凹陷的牺牲膜400R和平坦化的牺牲膜400P以在支撑结构150下方形成传输栅电极间隙400G。
例如，可以执行牺牲膜400的灰化工艺和剥离工艺。如上所述，由于牺牲膜400可以具有相对于支撑结构150的蚀刻选择性，所以在去除牺牲膜400期间支撑结构150没有被去除。
结果，支撑结构150保留在第二沟槽P2的上部。而且，传输栅电极间隙400G形成在第二沟槽P2的下部中。例如，第二沟槽P2的下部设置在支撑结构150下方。
参考图34和图35，在栅沟槽GT中形成栅绝缘膜130。
例如，形成沿着图32和图33的结果产品的表面的轮廓延伸的栅绝缘膜130。例如，如图34中所示，栅绝缘膜130沿着衬底100的上表面、隔离膜110的上表面、第一沟槽P1的底表面和侧壁、第二沟槽P2的底表面和侧壁、以及支撑结构150的底表面和上表面延伸。另外，如图35中所示，栅绝缘膜130还沿着支撑结构150的第二侧壁150S2延伸。例如，使用沉积工艺共形地形成栅绝缘膜130。
参考图36和图37，形成填充栅沟槽GT的一部分的栅电极120。
例如，可以形成填充栅沟槽GT的导电膜，并且可以对导电膜执行凹陷工艺。因此，形成填充第一沟槽P1的下部的主栅电极MG和填充第二沟槽P2的下部的传输栅电极PG。
在一些实施例中，执行凹陷工艺使得主栅电极MG的上表面相对于衬底100的上表面的深度D21小于支撑结构150的底表面相对于衬底100的上表面的深度D22。例如，主栅电极MG的上表面比支撑结构150的底表面更靠近衬底100的上表面。主栅电极MG的上表面也低于支撑结构150的上表面。因此，形成填充传输栅电极间隙(图34和图35的400G)的传输栅电极PG。此外，形成相对于衬底100的上表面设置得比主栅电极MG更深的传输栅电极PG。
参考图38和图39，覆盖图案140形成在主栅电极MG上。
例如，可以在图36和图37的结果产品上形成绝缘膜。接下来，可以对绝缘膜执行平坦化工艺。例如，可以对绝缘膜执行平坦化工艺，直到暴露出衬底100的上表面。结果，形成填充第一沟槽P1的上部的覆盖图案140。
此外，衬底100的上表面、隔离膜110的上表面和支撑结构150的上表面被暴露。例如，在绝缘膜的平坦化工艺中去除覆盖衬底100的上表面、隔离膜110的上表面和支撑结构150的上表面的栅绝缘膜130的部分以暴露它们的上表面。
接下来，参考图2和图4，在衬底100上形成第一层间绝缘膜200、第二层间绝缘膜210、第一接触结构220、第二接触结构230、位线BL和电容器结构300。
因此，可以制造上面使用图1至图4提到的半导体装置。
在一些实施例中，该方法还可包括在形成栅绝缘膜130之后并且在形成栅电极120之前形成阻挡膜160。因此，可以制造上面使用图5和图6提到的半导体装置。
在一些实施例中，该方法还可包括在形成栅电极120之后并且在形成覆盖图案140之前形成插入导电膜170。因此，可以制造上面使用图7和图8提到的半导体装置。
在一些实施例中，覆盖图案140的形成可包括在覆盖图案140中形成气隙145。因此，可以制造上面使用图9和图10提到的半导体装置。
在一些实施例中，栅沟槽GT的形成可包括形成第二沟槽P2，第二沟槽P2的宽度小于第一沟槽P1的宽度。因此，可以制造上面使用图11提到的半导体装置。
图40是用于解释根据本发明构思的一些实施例的制造半导体装置的方法的中间步骤图。作为参考，图40是用于解释图21和图22之后的步骤的图。为了便于解释，将简要解释或省略与使用图1至图39描述的部分的重复的部分。
参考图40，在牺牲膜400上形成掩模图案MK。
在一些实施例中，掩模图案MK的开口OP可包括多个圆形开口。例如，掩模图案MK的开口OP可包括多个圆形开口，多个圆形开口暴露沿着第一方向DR1布置的两个有源区域AR之间的隔离膜110。
随后，可以执行图26至图39的步骤。因此，可以制造上文使用图12描述的半导体装置。
图41是用于解释根据本发明构思的一些实施例的制造半导体装置的方法的中间步骤图。作为参考，图41是用于解释图21和图22之后的步骤的图。为了便于解释，将简要解释或省略与使用图1至图39描述的部分的重复的部分。
参考图41，在牺牲膜400上形成掩模图案MK。
在一些实施例中，掩模图案MK的开口OP沿着第三方向DR3延伸很长。例如，掩模图案MK的开口OP穿过沿着第一方向DR1布置的两个有源区域AR之间的隔离膜110，并且沿着第三方向DR3延伸很长。掩模图案MK的开口OP与沿着第一方向DR1布置的两个有源区域AR之间的隔离膜110重叠。
随后，可以执行图26至图39的步骤。因此，可以制造上面使用图13描述的半导体装置。
图42是用于解释根据本发明构思的一些实施例的制造半导体装置的方法的中间步骤图。作为参考，图42是用于解释图21和图22之后的步骤的图。为了便于解释，将简要解释或省略与使用图1至图39描述的部分的重复的部分。
参考图42，在牺牲膜400上形成掩模图案MK。
在一些实施例中，掩模图案MK的开口OP沿着第五方向DR5延伸很长。例如，掩模图案MK的开口OP穿过沿着第一方向DR1布置的两个有源区域AR之间的隔离膜110，并且在第五方向DR5上延伸很长。掩模图案MK的开口OP与两个有源区域AR之间的隔离膜110重叠。在一些实施例中，第一角度θ4大于第一锐角θ1。
随后，可以执行图26至图39的步骤。因此，可以制造上面使用图14描述的半导体装置。
在详细描述的结论中，本领域技术人员将理解，在不实质脱离本发明构思的原理的情况下，可以对实施例进行许多变化和修改。因此，本发明的公开实施例仅用于一般性和描述性意义，而不是用于限制的目的。

Claims (20)

1.一种半导体装置，包括：
有源区域，其在衬底中；
隔离膜，其限定所述衬底中的所述有源区域；
栅沟槽，其延伸穿过所述有源区域和所述隔离膜，并且包括所述有源区域中的第一沟槽和所述隔离膜中的第二沟槽；
栅电极，其包括主栅电极和传输栅电极，所述主栅电极填充所述第一沟槽的下部，并且所述传输栅电极填充所述第二沟槽的下部；
支撑结构，其在所述传输栅电极上，所述支撑结构填充所述第二沟槽的上部；以及
栅绝缘膜，其介于所述隔离膜和所述传输栅电极之间以及所述支撑结构和所述传输栅电极之间。
2.根据权利要求1所述的半导体装置，还包括：
覆盖图案，其在所述主栅电极上，所述覆盖图案填充所述第一沟槽的上部，
其中，所述栅绝缘膜沿着所述主栅电极的侧壁和所述覆盖图案的侧壁延伸。
3.根据权利要求2所述的半导体装置，
其中，所述覆盖图案接触所述主栅电极的上表面。
4.根据权利要求1所述的半导体装置，
其中，所述栅绝缘膜沿着所述传输栅电极的侧壁在所述传输栅电极的侧壁和所述第二沟槽的下内侧壁之间延伸，并且
其中，所述支撑结构接触所述第二沟槽的上内侧壁。
5.根据权利要求1所述的半导体装置，
其中，相对于所述衬底的上表面，所述第二沟槽的底表面低于所述第一沟槽的底表面。
6.根据权利要求1所述的半导体装置，
其中，相对于所述衬底的上表面，所述传输栅电极的上表面低于所述主栅电极的上表面。
7.根据权利要求1所述的半导体装置，
其中，所述第二沟槽在其距所述衬底的上表面的第一深度处的宽度小于所述第一沟槽在其距所述衬底的上表面的第二深度处的宽度，并且
其中，所述第一深度和所述第二深度相同。
8.根据权利要求1所述的半导体装置，还包括：
阻挡膜，其介于所述栅绝缘膜和所述栅电极之间。
9.根据权利要求8所述的半导体装置，
其中，所述阻挡膜沿着所述主栅电极的底表面和侧壁延伸，并且沿着所述传输栅电极的底表面、侧壁和上表面延伸。
10.一种半导体装置，包括：
有源区域，其包括在衬底内在第一方向上延伸的第一沟槽；
隔离膜，其包括在所述衬底内在所述第一方向上延伸的第二沟槽，并且限定所述有源区域；
主栅电极，其填充所述第一沟槽的下部；
第一栅绝缘膜，其在所述有源区域和所述主栅电极之间；
传输栅电极，其填充所述第二沟槽的下部；以及
第二栅绝缘膜，其在所述隔离膜和所述传输栅电极之间，
其中，所述第一栅绝缘膜沿着所述主栅电极的底表面和侧壁延伸，并且
所述第二栅绝缘膜沿着所述传输栅电极的底表面、侧壁和上表面延伸。
11.根据权利要求10所述的半导体装置，还包括：
覆盖图案，其在所述主栅电极上，所述覆盖图案填充所述第一沟槽的上部；和
支撑结构，其在所述传输栅电极上，所述支撑结构填充所述第二沟槽的上部。
12.根据权利要求11所述的半导体装置，
其中，所述第一栅绝缘膜还沿着所述覆盖图案的侧壁延伸，并且
所述支撑结构接触所述第二沟槽的上部的内侧壁。
13.根据权利要求11所述的半导体装置，
其中，相对于所述衬底的上表面，所述支撑结构的底表面高于所述覆盖图案的底表面。
14.根据权利要求11所述的半导体装置，还包括：
插入导电膜，其在所述主栅电极和所述覆盖图案之间，所述插入导电膜包括与所述主栅电极的材料不同的材料。
15.根据权利要求11所述的半导体装置，
其中，所述覆盖图案接触所述主栅电极的上表面。
16.根据权利要求10所述的半导体装置，还包括：
源/漏区域，其在与所述第一沟槽相邻的所述有源区域中；以及
位线，其连接到所述源/漏区域并且在与所述第一方向交叉的第二方向上延伸。
17.根据权利要求10所述的半导体装置，还包括：
源/漏区域，其在所述第一沟槽和所述第二沟槽之间的所述有源区域中；以及
电容器结构，其连接到所述源/漏区域。
18.一种半导体装置，包括：
有源区域，其在衬底内在第一方向上延伸；
隔离膜，其限定所述衬底内的所述有源区域；
栅沟槽，其在所述有源区域和所述隔离膜中，所述栅沟槽相对于所述第一方向以第一锐角在第二方向上延伸；
栅电极，其填充所述栅沟槽的下部；
支撑结构，其在所述栅电极上，所述支撑结构在所述栅电极上填充所述隔离膜中的所述栅沟槽的上部；以及
栅绝缘膜，其沿着所述栅沟槽的侧壁和底表面延伸，
其中，所述支撑结构包括与所述第二方向交叉的第一侧壁，并且
所述栅绝缘膜还沿着所述支撑结构的底表面和所述支撑结构的所述第一侧壁延伸。
19.根据权利要求18所述的半导体装置，
其中，所述支撑结构的所述第一侧壁相对于所述第一方向以第二锐角在第三方向上延伸，并且
所述第二锐角小于所述第一锐角。
20.根据权利要求18所述的半导体装置，还包括：
覆盖图案，其在所述栅电极上，所述覆盖图案填充所述有源区域中的所述栅沟槽的上部，
其中，所述栅绝缘膜的一部分介于所述支撑结构的所述第一侧壁和所述覆盖图案的侧壁之间。
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