CN111146198B

CN111146198B - 半导体结构及其制造方法

Info

Publication number: CN111146198B
Application number: CN201811311036.6A
Authority: CN
Inventors: 李芳名; 傅胜威; 李宗晔
Original assignee: Vanguard International Semiconductor Corp
Current assignee: Vanguard International Semiconductor Corp
Priority date: 2018-11-06
Filing date: 2018-11-06
Publication date: 2022-06-07
Anticipated expiration: 2038-11-06
Also published as: CN111146198A

Abstract

本发明公开一种半导体结构及其制造方法。半导体结构可包括基底、设置于基底上的磊晶层、设置于磊晶层中的导电部件以及设置于导电部件的复数个侧壁上的扩散阻障层。导电部件具有高于磊晶层的突出部。

Description

半导体结构及其制造方法

技术领域

本发明是关于半导体技术，特别是有关于具有导电部件的半导体装置。

背景技术

由于横向扩散金属氧化物半导体(Laterally Diffused Metal OxideSemiconductor，LDMOS)具有高操作效率及良好的增益特性及易于与其它电路整合的优点，故横向扩散金属氧化物半导体已成为各种电子产品经常选用的半导体元件。

然而，由于横向扩散金属氧化物半导体具有连接源极与基底导电端的导电部件，当进行后续制作工艺(例如高温热制作工艺)时，经常造成导电部件中的掺质扩散至周遭元件，使横向扩散金属氧化物半导体的电性变差。此外，当横向扩散金属氧化物半导体的尺寸缩小时，导电部件的掺质的扩散造成的影响更显著，如此便限制横向扩散金属氧化物半导体的尺寸缩的极限，造成无法降低源极-漏极电阻值(RDSON)，导致不能进一步改善横向扩散金属氧化物半导体的性能。

因此，虽然现有的横向扩散金属氧化物半导体(LDMOS)已大致符合需求，但仍然存在许多问题，因此如何改善现有的横向扩散金属氧化物半导体已成为目前业界相当重视的课题之一。

发明内容

本发明的一些实施例提供半导体结构，此结构可包括：基底；设置于基底上的磊晶层；设置于磊晶层中的导电部件，且导电部件具有高于磊晶层的突出部；以及设置于导电部件的多个侧壁上的扩散阻障层。在一实施例中，突出部的宽度大于在磊晶层中的导电部件的宽度。在一实施例中，突出部覆盖扩散阻障层的顶表面。在一实施例中，扩散阻障层包括一或多个介电阻障层。在一实施例中，扩散阻障层包括一阻障氧化层及在阻障氧化层上的阻障氮化层。

在一实施例中，半导体结构可更包括：设置于磊晶层中的源极区，其中扩散阻障层接触源极区且分隔源极区及导电部件。在一实施例中，导电部件设置于两个横向扩散金属氧化物半导体(LDMOS)之间，且导电部件穿过横向扩散金属氧化物半导体的一共同源极。

本发明的一些实施例提供半导体结构的制造方法，此方法可包括：提供基底；于基底上形成磊晶层；于磊晶层上形成遮罩结构，遮罩结构具有开口，其露出部分磊晶层；使用遮罩结构作为蚀刻遮罩，以移除露出的磊晶层而形成沟槽；于沟槽的多个侧壁上形成扩散阻障层；于沟槽中形成导电部件，导电部件具有高于磊晶层的突出部；以及移除遮罩结构。

在一实施例中，突出部的宽度大于在沟槽中的导电部件的宽度。在一实施例中，突出部覆盖扩散阻障层的顶表面。在一实施例中，遮罩结构包括一或多个介电层。在一实施例中，遮罩结构包括第一氧化层及形成于第一氧化层上的氮化层。在一实施例中，遮罩结构更包括形成于氮化层上的第二氧化层。在一实施例中，遮罩结构为多个介电层，且遮罩结构的移除包括：先移除部份遮罩结构并保留最接近磊晶层的一层介电层；以及在移除部分遮罩结构之后，移除剩余的遮罩结构。

在一实施例中，扩散阻障层包括一或多个介电阻障层。在一实施例中，扩散阻障层包括阻障氧化层及形成于阻障氧化层上的阻障氮化层。在一实施例中，半导体结构的制造方法，更包括：于磊晶层中形成源极区，扩散阻障层接触源极区且分隔源极区及导电部件。在一实施例中，导电部件形成于两个横向扩散金属氧化物半导体(LDMOS)之间，且导电部件穿过横向扩散金属氧化物半导体的共同源极。

附图说明

藉由以下的详细描述配合所附图式，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。

图1-图15是根据本发明的一些实施例的形成半导体结构的不同阶段的剖面图；图8-图10是一些实施例的移除遮罩结构的不同阶段的剖面图，图11-图13是另一些实施例的移除遮罩结构的不同阶段的剖面图。

符号说明：

100～半导体结构；

10～基底；

12～磊晶层；

14～遮罩结构；

15～开口；

16a、16b～第一氧化层；

18～沟槽；

20～扩散阻障层；

22～阻障氧化层；

24～阻障氮化层；

26～导电材料；

28～导电部件；

30～突出部；

32a、32b～氮化层；

34～第二氧化层；

36～接触掺杂区；

38～第一井区；

40～源极区；

42～第二井区；

44～漏极区；

46～栅极结构；

48～栅极介电层；

50～栅极电极；

52～栅极硅化层；

54～间隔物；

55～绝缘层；

56～导电层；

58～层间介电层；

60～接触插塞；

62～导电部件；

S1、S2～侧壁。

具体实施方式

以下内容提供了很多不同的实施例或范例，用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。

再者，此处可能使用空间上的相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语可用于此，以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含图式绘示的方位外，也包含使用或操作中的装置的不同方位。当装置被转至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。

图1-图7及图14-图15是根据本发明的一些实施例的形成图15所示的半导体结构100的不同阶段的图式。请先参照图1，在本实施例中，提供基底10。基底10可包括硅或其他半导体材料，或者，基底10可包含其他元素半导体材料，例如锗(Ge)。在一些实施例中，基底10可包括化合物半导体制成，例如碳化硅、氮化镓、砷化镓、砷化铟或磷化铟。在一些实施例中，基底10由合金半导体制成，例如硅锗、碳化硅锗、磷化砷镓或磷化铟镓。在本实施例中，基底10可为P型基底。在一些实施例中，基底10掺杂有掺质，掺质可以是或包括硼、镓、铟、铝或其组合。

随后，于基底10上形成磊晶层12。在一些实施例中，磊晶层12的形成包括使用磊晶成长(epitaxial growth)制作工艺在基底10上形成磊晶层12。在本实施例中，磊晶层12可为P型。在一些实施例中，磊晶成长制作工艺可例如为金属有机物化学气相沉积法(metalorganic chemical vapor deposition，MOCVD)、电浆增强化学气相沉积法(plasma-enhanced CVD，PECVD)、分子束磊晶法(molecular beam epitaxy，MBE)、氢化物气相磊晶法(hydride vapour phase epitaxy，HVPE)、液相磊晶法(liquid phase epitaxy，LPE)、氯化物气相磊晶法(Cl-VPE)、其他相似的制作工艺方法或前述的组合。

接着，于磊晶层12上形成遮罩结构14，遮罩结构14具有开口15，其露出部分磊晶层12。在一些实施例中，遮罩结构14包括一或多个介电层。在本实施例中，遮罩结构14为第一氧化层。第一氧化层的厚度例如是约2000埃至约5000埃。第一氧化层的材料可以是或包括二氧化硅或其他适合的氧化物。可利用例如热氧化法(thermal oxidation)、化学气相沉积法(chemical vapor deposition，CVD)、原子层化学气相沉积法(atomic layerdeposition，ALD)或相似制作工艺形成第一氧化层。在一些实施例中，遮罩结构14的形成包括于磊晶层12上形成遮罩材料，然后图案化遮罩材料以形成遮罩结构14。

请参照图2，使用遮罩结构14作为蚀刻遮罩，以通过开口15移除露出的磊晶层12而形成沟槽18。沟槽18的深度例如是约1.5μm至约1.9μm。移除露出的磊晶层12的步骤可包括使用干式蚀刻、湿式蚀刻或上述的组合进行蚀刻制作工艺。湿式蚀刻可包括浸洗蚀刻、喷洗蚀刻、上述的组合或其他合适的制作工艺。干式蚀刻可包括电容耦合电浆蚀刻(capacitively couple plasma etching)、感应耦合型电浆蚀刻(inductively coupledplasma etching)、电子回旋共振电浆蚀刻(electron cyclotron resonance plasmaetching)、上述的组合或其他合适的制作工艺。上述蚀刻制作工艺可在进行一段时间之后停止蚀刻而未贯穿磊晶层12。因此，沟槽18露出磊晶层12但未露出基底10。

此外，在上述移除磊晶层12而形成沟槽18时，作为蚀刻遮罩的第一氧化层亦会被部分地消耗而变薄。在一些实施例中，在移除部分磊晶层12以形成沟槽18之前，第一氧化层(如图1所示的第一氧化层)的厚度例如是约2000埃至约5000埃。在上述第一氧化层的厚度范围内进行蚀刻部分磊晶层12以形成沟槽18的步骤时，第一氧化层的厚度将足以保护第一氧化层下方的元件而不受伤害，且在形成沟槽18之后仍保留部分的第一氧化层。形成沟槽18后剩余的第一氧化层的厚度例如是约1500埃至约2500埃。

请参照图3，于沟槽18的多个侧壁S1、S2上形成扩散阻障层20。在一些实施例中，扩散阻障层20包括一或多个介电阻障层。在本实施例中，扩散阻障层20包括直接形成于侧壁S1、S2上的阻障氧化层22及形成于阻障氧化层上的阻障氮化层24。藉由于阻障氮化层24与磊晶层12之间设置阻障氧化层22，可以解决阻障氮化层24与磊晶层12直接接触产生应力过大的问题。在一些实施例中，阻障氧化层22可以是或包括二氧化硅或其他适合的氧化物。阻障氮化层24可以是或包括氮化硅或其他适合的氮化物。

在图3所示的一些实施例中，阻障氧化层22的厚度例如是约70埃至约120埃，阻障氮化层24的厚度例如是约140埃至约190埃。在另一些实施例中，扩散阻障层20可仅为单层的阻障氧化层22。单层的阻障氧化层22的厚度例如是约200埃至约300埃。

请参照图4，在形成扩散阻障层20之后，于磊晶层12上形成覆盖沟槽18及遮罩结构14的表面的导电材料26。请参照图5，接着对导电材料26施加平坦化制作工艺，以暴露出遮罩结构14的上表面。平坦化制作工艺例如是化学机械研磨(chemical mechanical polish，CMP)。

请参照图6，之后对导电材料26施加蚀刻制作工艺，将导电材料26的上表面蚀刻至低于遮罩结构14的上表面但高于磊晶层12的上表面，以于沟槽18中形成导电部件28，导电部件28具有高于磊晶层12的突出部30。在一些实施例中，突出部30的宽度大于在沟槽18中的导电部件28的宽度。在一些实施例中，突出部30覆盖扩散阻障层20的顶表面，如图6所示。

值得注意的是，由于沟槽18中的导电部件28容易形成接缝(seam)，当导电部件28的顶面的高度低于或等于磊晶层12的顶表面的高度时，此接缝会贯穿导电部件28的顶面，造成后续进行清洗步骤时易遭受到侵蚀，并导致后续形成的线路短路等问题。因此本发明的具有高于磊晶层12的突出部30的导电部件28，能避免导电部件28中的接缝贯穿导电部件28的顶面，进而防止后续制作工艺可能造成的问题。在一实施例中，突出部30的高度为200埃至800埃。

此外，导电部件28可为P型导电部件。在一些实施例中，导电部件28掺杂有掺质。掺质可以是或包括硼、镓、铟、铝或其组合。值得注意的是，由于本发明具有设置于导电部件28与磊晶层12之间扩散阻障层20，因此在进行后续制作工艺(例如高温热制作工艺)时，扩散阻障层20可以阻碍导电部件28的掺质扩散至周遭，进而避免影响周遭元件的电性。

此外，一般而言，当后续制成如图15的半导体结构100的尺寸缩小时，导电部件28的掺质的扩散对周遭元件造成的影响会更显著，然而，由于本发明具有设置于导电部件28与磊晶层12之间扩散阻障层20，因此即使半导体结构100的尺寸缩小，导电部件28的掺质也不会影响周遭元件。如此，半导体结构100的尺寸能不受限制而能继续缩小，进而降低源极-漏极电阻值(R_DSON)，以改善半导体结构100的效能。

在一些实施例中，沟槽18的底表面可为平坦底表面或U型底表面。当沟槽18的底表面为U型底表面时，可增加导电部件28与磊晶层12直接接触的面积，以增加操作电流的流量，可提升后续制成的半导体结构100的效能。

请参照图7，移除遮罩结构14。遮罩结构14的移除包括使用热磷酸、氢氟酸或其组合来移除遮罩结构14。在本实施例中，遮罩结构14为单层的第一氧化层。第一氧化层的移除步骤例如是使用氢氟酸来移除第一氧化层。

图8-图10是根据本发明的另一些实施例的移除遮罩结构14的步骤的不同阶段的图式。图8-图10所示的实施例相似于图1-图7的实施例，主要差异在于遮罩结构14的组成及移除步骤，因此仅绘示出图8-图10以进行说明。

在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同或近似的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，下述实施例不再重复赘述。

请先参照图8，在此实施例中，遮罩结构14为多个介电层。遮罩结构14包括第一氧化层16a及形成于第一氧化层16a上的氮化层32a。第一氧化层16a的厚度例如是约300埃至700埃。氮化层32a例如是约400埃至约900埃。第一氧化层16a的材料可以是或包括二氧化硅或其他适合的氧化物。氮化层32a可以是或包括氮化硅或其他合适的氮化物。在一些实施例中，可利用例如化学气相沉积法(chemical vapor deposition，CVD)、原子层化学气相沉积法(atomic layer deposition，ALD)或相似制作工艺形成氮化层32a。在本实施例中，可藉由将第一氧化层16a设置于氮化层32a与磊晶层12之间，以解决氮化层32a与磊晶层12直接接触产生应力过大的问题。

需说明的是，在图8-图10所示的实施例中，在形成沟槽18的步骤之前(未绘示)，氮化层32a的厚度例如是约2500埃至约3500埃。在上述氮化层32a的厚度范围内，将氮化层32a作为蚀刻遮罩进行蚀刻制作工艺形成沟槽18后，可以保留部分的氮化层32a及全部的第一氧化层16a。也就是说，氮化层32a的厚度在上述范围内，足够使氮化层32a下方的元件不受伤害。在一些实施例中，形成沟槽18之后剩余的氮化层32a例如是约400埃至约900埃(如图8所示的氮化层32a)。

请继续参照图8-图10，在形成上述沟槽18及导电部件28之后，接着移除遮罩结构14。遮罩结构14的移除包括先移除部份遮罩结构14并保留最接近磊晶层12的一层介电层，且在移除部分遮罩结构14之后，移除剩余的遮罩结构14。具体而言，遮罩结构14的移除包括先移除氮化层32a并保留第一氧化层16a，之后再移除第一氧化层16a。

在一些实施例中，由于氮化层32a的蚀刻选择比大于第一氧化层16a的蚀刻选择比，因此可以在移除氮化层32a后，保留全部的第一氧化层16a。然后，在移除氮化层32a之后，接着移除第一氧化层16a。

值得注意的是，在第一氧化层16a的厚度例如是约300埃至700埃的实施例中，可以使用短时间(例如约10秒至约30秒)的蚀刻制作工艺来完全移除第一氧化层16a，藉此能较精准地达到完全移除第一氧化层16a而不伤害第一氧化层16a周遭的元件，更具体地说，使用约10秒至约30秒的短时间的蚀刻制作工艺来完全移除第一氧化层16a，能避免过度蚀刻伤害到扩散阻障层20，进而确保扩散阻障层20能够保持完整以有效阻碍导电部件28的掺质扩散至周遭，进而防止影响周遭元件的电性。

在一具体实施例中，可先使用热磷酸对氮化层32a进行约50秒至约100秒的蚀刻制作工艺以移除全部的氮化层32a，接着使用氢氟酸对第一氧化层16a进行约50秒至约100秒的蚀刻制作工艺，以移除全部的第一氧化层16a。

图11-图13是根据本发明的又一些实施例的移除遮罩结构14的步骤的不同阶段的图式。图11-图13所示的实施例相似于图1-图7的实施例，主要差异在于遮罩结构14的组成及移除步骤，因此仅绘示出图11-图13以进行说明。

请先参照图11，在又另一些实施例中，遮罩结构14包括第一氧化层16b、形成于第一氧化层16b上的氮化层32b及形成于氮化层32b上的第二氧化层34。第一氧化层16b的厚度例如是约300埃至700埃。氮化层32b的厚度例如是约900埃至约1300埃。第二氧化层34的厚度例如是约2000埃至约4000埃。第一氧化层16b的材料可以是或包括二氧化硅或其他适合的氧化物。氮化层32b可以是或包括氮化硅或其他合适的氮化物。第二氧化层34可以是或包括二氧化硅或其他适合的氧化物。在本实施例中，可藉由将第一氧化层16b设置于氮化层32b与磊晶层12之间，以解决氮化层32b与磊晶层12直接接触产生应力过大的问题。

需说明的是，在图11-图13所示的实施例中，在形成沟槽18的步骤前(未绘示)，第二氧化层34的厚度例如是约2500埃至约3300埃。在上述第二氧化层34的厚度范围内，将第二氧化层34作为蚀刻遮罩进行蚀刻制作工艺形成沟槽18后，可以保留部分的第二氧化层34、全部的氮化层32b及全部的第一氧化层16b。也就是说，第二氧化层34的厚度在上述范围内，足够使第二氧化层34下方的元件不受伤害。在一些实施例中，形成沟槽18后留下的第二氧化层34的厚度例如是约400埃至约900埃(如图11所示的第二氧化层34)。

请继续参照图11-图13，在形成上述沟槽18及导电部件28之后，移除遮罩结构14。遮罩结构14的移除包括先移除部份遮罩结构14并保留最接近磊晶层12的一层介电层，且在移除部分遮罩结构14之后，移除剩余的遮罩结构14。具体而言，遮罩结构14的移除可包括先移除氮化层32b及第二氧化层34并保留第一氧化层16b，接着移除第一氧化层16b。

在一些实施例中，突出部30的顶面的高度介于氮化层32b的顶面及底面之间，因此在使用湿式蚀刻移除氮化层32b时会一并移除氮化层32b上的第二氧化层34。此外，在一些实施例中，氮化层32b的蚀刻选择比大于第一氧化层16b的蚀刻选择比，如此可以在移除氮化层32b后，保留全部的第一氧化层16b。

然后，在移除第二氧化层34及氮化层32b之后，接着移除第一氧化层16b。值得注意的是，在第一氧化层16b的厚度例如是约300埃至700埃的实施例中，可以使用短时间(例如约10秒至约30秒)的蚀刻制作工艺来完全移除第一氧化层16b，藉此较精准地达到完全移除第一氧化层16b而不伤害第一氧化层16b周遭的元件，更具体地说，使用约10秒至约30秒的短时间的蚀刻制作工艺来完全移除第一氧化层16b，能避免过度蚀刻伤害到扩散阻障层20，进而确保扩散阻障层20能够保持完整以有效阻碍导电部件28的掺质扩散至周遭，进而防止影响周遭元件的电性。

在一具体实施例中，可先使用热磷酸对氮化层32b及第二氧化层34进行约50秒至约100秒的蚀刻制作工艺以移除全部的氮化层32b及第二氧化层34，接着使用氢氟酸对第一氧化层16b进行约50秒至约100秒的蚀刻制作工艺以移除全部的第一氧化层16b。

在另一些实施例，可依序移除第二氧化层34及氮化层32b，接着移除第一氧化层16b。举例而言，先使用氢氟酸移除第二氧化层34，再使用热磷酸移除氮化层32b，然后使用氢氟酸移除第一氧化层16b。

请参照图14，可于磊晶层12中形成接触掺杂区36，其相邻于基底10且与导电部件28接触，使电流能在导电部件28与接触掺杂区36之间传递。接触掺杂区36可为P型。在一实施例中，可于磊晶层12中形成第一井区38，其围绕导电部件28的靠近磊晶层12的上表面的部分。第一井区38可为P型。在一些实施例中，可于第一井区38的两侧的磊晶层12中分别形成第二井区42。第二井区42可为N型。

请参照图15，可于磊晶层12上形成两个栅极结构46，且栅极结构46位在第一井区38及相邻的第二井区42之间。在一些实施例中，栅极结构46可包括栅极介电层48、配置于栅极介电层48上的栅极电极50及配置于栅极电极50上的栅极硅化层52。栅极介电层48可为氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、其它任何适合的介电材料或上述的组合。此高介电常数介电材料的材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。栅极电极50可为金属、金属氮化物、导电金属氧化物或上述的组合。上述金属可包括但不限于钼、钨、钛、钽、铂或铪。栅极硅化层52可以是或包括硅化镍、硅化钴、硅化钛或其组合。在一实施例中，栅极结构46可仅包括栅极介电层48及栅极电极50。

此外，可于第一井区38内形成源极区40，源极区40围绕导电部件28的靠近磊晶层12的上表面的部分。在本实施例中，扩散阻障层20接触源极区40且分隔源极区40及导电部件28，使扩散阻障层20可以阻碍导电部件28的掺质扩散至源极区40，进而避免干扰源极区40的电性。源极区40可为N型。在一些实施例中，可于第二井区42内形成漏极区44。漏极区44可为重掺杂N型。

在一些实施例中，可于栅极结构46的侧壁上形成间隔物54，且可于栅极结构46的上表面上、间隔物54的表面上及磊晶层12的上表面上形成绝缘层55，且绝缘层55暴露出导电部件28、源极区40及漏极区44。

在一些实施例中，可于磊晶层12上形成导电层56。导电层56覆盖导电部件28、源极区40、栅极结构46及部分第二井区42并且暴露出漏极区44。在一些实施例中，可于磊晶层12上形成层间介电层58及贯穿层间介电层58且连接至漏极区44的接触插塞60。接触插塞60包括多晶硅、铝、金、钴、铜、类似的材料或其组合。之后，可于层间介电层58上形成导电部件62，其电性连接于接触插塞60。导电部件62包括铜、金、锡、类似的材料或其组合。

藉由上述一个或多个实施例的步骤，便可以得到如图15所示的半导体结构100。值得注意的是，在图15所示的实施例中，在半导体结构100中以源极区40为基准线的右侧部分(包括源极区40)及左侧部分(包括源极区40)各自为一个横向扩散金属氧化物半导体(LDMOS)。在本实施例中，源极区40可作为两个横向扩散金属氧化物半导体的共同源极，且导电部件28形成于两个横向扩散金属氧化物半导体之间，其穿过横向扩散金属氧化物半导体的共同源极，并且导电部件28藉由导电层56与源极区40电性连接。因此，两个横向扩散金属氧化物半导体能藉由同一个源极区40及同一个导电部件28来传递电流，如此便可以达到节省空间及制造成本的功效。

综上所述，本发明实施例的半导体结构具有设置于导电部件及磊晶层之间的扩散阻障层，因此在进行后续制作工艺(例如高温热制作工艺)时，扩散阻障层可以阻碍导电部件的掺质扩散至周遭，以避免影响周遭元件的电性，且能使扩散金属氧化物半导体的尺寸不受限制而能继续变小，进而继续降低源极-漏极电阻值(R_DSON)，以改善横向扩散金属氧化(LDMOS)物半导体的性能。

此外，当导电部件的顶面的高度低于或等于磊晶层的顶表面的高度时，导电部件中的接缝会贯穿导电部件的顶面，造成后续进行清洗步骤时易遭受到侵蚀，并导致后续形成的线路短路等问题。因此，本发明实施例的半导体结构的导电部件具有高于磊晶层的突出部，避免导电部件中的接缝贯穿导电部件的顶面，以预防后续制作工艺可能造成的问题。

以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能轻易地以本发明实施例为基础，设计或修改其他制作工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当以本发明权利要求范围所界定为准。

Claims

1.一种半导体结构，其特征在于，所述的半导体结构包括：

一基底；

一磊晶层，设置于所述基底上；

一导电部件，设置于所述磊晶层中，且具有高于所述磊晶层的一突出部；以及

一扩散阻障层，设置于所述导电部件的多个侧壁上，其中所述导电部件的底面与所述磊晶层直接接触。

2.如权利要求1所述的半导体结构，其特征在于，所述的突出部的宽度大于在所述磊晶层中的所述导电部件的宽度。

3.如权利要求1所述的半导体结构，其特征在于，所述的突出部覆盖所述扩散阻障层的顶表面。

4.如权利要求1所述的半导体结构，其特征在于，所述的扩散阻障层包括一或多个介电阻障层。

5.如权利要求4所述的半导体结构，其特征在于，所述的扩散阻障层包括一阻障氧化层及在所述阻障氧化层上的一阻障氮化层。

6.如权利要求1～5中任一权利要求所述的半导体结构，其特征在于，所述的半导体结构更包括：

一源极区，设置于所述磊晶层中，所述扩散阻障层接触所述源极区且分隔所述源极区及所述导电部件。

7.如权利要求1～5中任一权利要求所述的半导体结构，其特征在于，所述的导电部件设置于两个横向扩散金属氧化物半导体(LDMOS)之间，且所述导电部件穿过所述横向扩散金属氧化物半导体的一共同源极。

8.一种半导体结构的制造方法，其特征在于，所述的方法包括：

提供一基底；

于所述基底上形成一磊晶层；

于所述磊晶层上形成一遮罩结构，所述遮罩结构具有一开口，其露出部分所述磊晶层；

使用所述遮罩结构作为一蚀刻遮罩，以移除露出的所述磊晶层而形成一沟槽；

于所述沟槽的多个侧壁上形成一扩散阻障层；

于所述沟槽中形成一导电部件，所述导电部件具有高于所述磊晶层的一突出部，其中所述导电部件的底面与所述磊晶层直接接触；以及

移除所述遮罩结构。

9.如权利要求8所述的半导体结构的制造方法，其特征在于，所述的突出部的宽度大于在所述沟槽中的所述导电部件的宽度。

10.如权利要求8所述的半导体结构的制造方法，其特征在于，所述的突出部覆盖所述扩散阻障层的顶表面。

11.如权利要求8所述的半导体结构的制造方法，其特征在于，所述的遮罩结构包括一或多个介电层。

12.如权利要求11所述的半导体结构的制造方法，其特征在于，所述的遮罩结构包括一第一氧化层及形成于所述第一氧化层上的一氮化层。

13.如权利要求12所述的半导体结构的制造方法，其特征在于，所述的遮罩结构更包括形成于所述氮化层上的一第二氧化层。

14.如权利要求11所述的半导体结构的制造方法，其特征在于，所述的遮罩结构为多个介电层，且所述遮罩结构的移除包括：

先移除部份所述遮罩结构并保留最接近所述磊晶层的一层所述介电层；以及

在移除部分所述遮罩结构之后，移除剩余的所述遮罩结构。

15.如权利要求8所述的半导体结构的制造方法，其特征在于，所述的扩散阻障层包括一或多个介电阻障层。

16.如权利要求15所述的半导体结构的制造方法，其特征在于，所述的扩散阻障层包括一阻障氧化层及形成于所述阻障氧化层上的一阻障氮化层。

17.如权利要求8～16中任一权利要求所述的半导体结构的制造方法，其特征在于，所述的方法更包括：

于所述磊晶层中形成一源极区，所述扩散阻障层接触所述源极区且分隔所述源极区及所述导电部件。

18.如权利要求8～16中任一权利要求所述的半导体结构的制造方法，其特征在于，所述的导电部件形成于两个横向扩散金属氧化物半导体之间，且所述导电部件穿过所述横向扩散金属氧化物半导体的一共同源极。