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CN111129118A - 半导体器件及其制造方法 - Google Patents

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CN111129118A
CN111129118A CN201911380209.4A CN201911380209A CN111129118A CN 111129118 A CN111129118 A CN 111129118A CN 201911380209 A CN201911380209 A CN 201911380209A CN 111129118 A CN111129118 A CN 111129118A
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黄敬源
郝荣晖
章晋汉
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Innoscience Zhuhai Technology Co Ltd
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Abstract

本发明提供一种高电子迁移率晶体管，所述高电子迁移率晶体管包含：衬底、缓冲层、沟道层、势垒层、源极、漏极和栅极，所述衬底、所述缓冲层、所述沟道层、所述势垒层和所述源极、漏极和栅极沿所述高电子迁移率晶体管的厚度方向依次层叠设置，其中，所述沟道层包含经掺杂半导体结构。本发明还提供一种高电子迁移率晶体管的制造方法。所述高电子迁移率晶体管性能良好，具有低的漏极电场强度，高的击穿电压，高的稳定性，低成本等特征。

Description

半导体器件及其制造方法
技术领域
本揭露系关于一种半导体器件，特别系关于高电子迁移率晶体管(英语：Highelectron mobility transistor,HEMT)半导体器件。
背景技术
高电子迁移率晶体管(HEMT)可藉由采用多层场板结构及增加衬底上外延层之厚度来减弱漏极电场对器件耐压的影响，以获得较高之击穿电压，然而，由于衬底与外延层通常存在晶格失配和热失配，在大尺寸衬底上增加外延层之厚度并不容易，且漏极场板将明显增加增大器件的电容寄生效应，如增大漏极-栅极电容(Cgd)和漏极-源极电容(Cds)，转换效率及可靠性。基于上述技术的限制，商用的HEMT电压普遍低于900V，这限制了其在很多领域的应用。
发明内容
本发明的目的在于提供一种高电子迁移率晶体管以及该高电子迁移率晶体管的制造方法，所述高电子迁移率晶体管漏极具有低的电场强度，高的击穿电压，高的稳定性。为了实现上述目的，作为本发明的一个方面，提供一种高电子迁移率晶体管，所述高电子迁移率晶体管包含：衬底、缓冲层、沟道层、势垒层、源极、漏极和栅极，所述衬底、所述沟道层、所述势垒层和所述源极、漏极和栅极沿所述高电子迁移率晶体管的厚度方向依次层叠设置，其中，所述沟道层包含经掺杂半导体结构。
本公开的一些实施例提供一种形成一半导体器件的方法。所述方法包含：于缓冲层上形成沟道层；于所述沟道层上形成势垒层；及以掺杂物掺杂所述沟道层以形成经掺杂半导体结构。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A为根据本案之某些实施例的一半导体器件的侧视图(side view)；
图1B为根据本案之某些实施例的一半导体器件的侧视图；
图2为根据本案之某些实施例的半导体器件之电场分布图；
图3A、图3B、图3C、图3D、图3E、图3F及图3G所示为制造根据本案之某些实施例的半导体器件之若干操作；
图4A为根据本案之某些实施例的一半导体器件的侧视图；
图4B为根据本案之某些实施例的一半导体器件的侧视图；以及
图5A、图5B、图5C、图5D、图5E及图5F所示为制造根据本案之某些实施例的半导体器件之若干操作。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
直接带隙材料，例如III-V族化合物，可包括但不限于，例如砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铝镓(InAlAs)等。
图1A所示为根据本案的某些实施例的半导体器件的结构1a。
如图1A所示，结构1a可包括衬底101、缓冲层102、半导体层13、半导体层14、钝化层105、导电结构106、导电结构107、导电结构108、导电结构109及导电结构110。如图1A所示，衬底101、缓冲层102、半导体层13、半导体层14、钝化层105(或导电结构106、导电结构107、导电结构108)、导电结构109(或导电结构110)沿结构1a的厚度方向依次层叠设置。
衬底101可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。衬底101可包括，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(Silicon On Insulator，SOI)或其他适合之材料。在一些实施例中，衬底101还可包括经掺杂区域(图1A未标示)，例如p阱(p-well)、n阱(n-well)等。
缓冲层102可设置于衬底101上。在一些实施例中，缓冲层102可包括氮化物(nitrides)。在一些实施例中，缓冲层102可包括，例如但不限于，氮化铝(AlN)。在一些实施例中，缓冲层102可包括，例如但不限于，氮化镓(GaN)。在一些实施例中，缓冲层102可包括，例如但不限于，氮化铝镓(AlGaN)。在一些实施例中，缓冲层102可包括，例如但不限于，砷化镓(GaAs)。在一些实施例中，缓冲层102可包括，例如但不限于，砷化铝(AlAs)。在一些实施例中，缓冲层102可包括，例如但不限于，氧化锌(ZnO)。
缓冲层102可设置于衬底101和半导体层13之间。将缓冲层102配置于衬底101和半导体层13之间可减少衬底101和半导体层13之间的晶格失配和热失配。举例而言，由于氮化镓和硅衬底之间存在巨大的晶格失配和热失配，在硅衬底上外延生长氮化镓单晶非常困难，例如在高温下外延生长氮化镓后，氮化镓和硅衬底间之热失配会在降温过程中引入应力，其将导致氮化镓外延层翘曲甚至龟裂。因此，缓冲层可效缓解氮化镓外延层与硅衬底之间的晶格失配和热失配，减少了氮化镓外延层因应力产生的应变，降低了位错及缺陷之发生。
半导体层13可设置于缓冲层102上。半导体层13可进一步包括半导体层103及经掺杂半导体结构103'。
半导体层103可设置于缓冲层102上。半导体层103可包括III-V族材料。半导体层103可包括，例如但不限于，III族氮化物。半导体层103可包括，例如但不限于，GaN。半导体层103可包括，例如但不限于，AlN。半导体层103可包括，例如但不限于，InN。半导体层103可包括，例如但不限于，化合物InxAlyGa1-x-yN，其中x+y≦1。半导体层103可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。
经掺杂半导体结构103'可设置于缓冲层102上。经掺杂半导体结构103'可包括经掺杂III-V族材料。经掺杂半导体结构103'可包括n型III-V族材料。经掺杂半导体结构103'可包括，例如但不限于，n型III族氮化物。经掺杂半导体结构103'可包括，例如但不限于，n型GaN。经掺杂半导体结构103'可包括，例如但不限于，n型AlN。经掺杂半导体结构103'可包括，例如但不限于，n型InN。经掺杂半导体结构103'可包括，例如但不限于，n型化合物InxAlyGa1-x-yN，其中x+y≦1。经掺杂半导体结构103'可包括，例如但不限于，n型化合物AlyGa(1-y)N，其中y≦1。经掺杂半导体结构103'可包括，例如但不限于，n型AlInGaN。经掺杂半导体结构103'可包括，例如但不限于，n型InAlN。经掺杂半导体结构103'可包括，例如但不限于，n型InN。经掺杂半导体结构103'的掺杂材料可包括，例如但不限于，硅(Si)及锗(Ge)中的至少一者。经掺杂半导体结构103'可具有约2nm至约1000nm的厚度。经掺杂半导体结构103'可较佳地具有约50nm至约800nm的厚度。经掺杂半导体结构103'可具有约1014cm-3至约1021cm-3的掺杂浓度。经掺杂半导体结构103'可较佳地具有约1014cm-3至约1020cm-3的掺杂浓度。经掺杂半导体结构103'可较佳地具有约1016cm-3至约1020cm-3的掺杂浓度。经掺杂半导体结构103'可最佳地具有约1018cm-3至约1020cm-3的掺杂浓度。在一些实施例中，经掺杂半导体结构103'之掺杂浓度可呈高斯分布。在一些实施例中，经掺杂半导体结构103'可具有由掺杂材料的掺杂浓度所界定的宽度。在一些实施例中，经掺杂半导体结构103'可具有，例如，由图1A的侧视图中可观察到的两端掺杂材料的边界所界定的宽度。在一些实施例中，经掺杂半导体结构103'可具有介于约10nm至约10um之间的宽度。在一些实施例中，经掺杂半导体结构103'可具有介于约1um至约5um之间的宽度。在一些实施例中，经掺杂半导体结构103'可不延伸至缓冲层102及半导体层13间之界面。在一些实施例中，经掺杂半导体结构103'可延伸至缓冲层102及半导体层13间之界面。
在一些实施例中，经掺杂半导体结构103'可包围导电结构107。在一些实施例中，经掺杂半导体结构103'可围绕导电结构107。在一些实施例中，经掺杂半导体结构103'可位于导电结构107之下方。
半导体层14可设置于半导体层13上。半导体层14可进一步包括半导体层104及经掺杂半导体结构104'。
半导体层104可设置于半导体层103上。半导体层104可包括III-V族材料。半导体层104可包括，例如但不限于，III族氮化物。半导体层104可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。半导体层104可包括，例如但不限于，GaN。半导体层104可包括，例如但不限于，AlN。半导体层104可包括，例如但不限于，InN。半导体层104可包括，例如但不限于，化合物InxAlyGa1-x-yN，其中x+y≦1。
经掺杂半导体结构104'可设置于经掺杂半导体结构103'上。经掺杂半导体结构104'可包括经掺杂III-V族材料。经掺杂半导体结构104'可包括n型III-V族材料。经掺杂半导体结构104'可包括，例如但不限于，n型III族氮化物。经掺杂半导体结构104'可包括，例如但不限于，n型化合物AlyGa(1-y)N，其中y≦1。经掺杂半导体结构104'可包括，例如但不限于，n型GaN。经掺杂半导体结构104'可包括，例如但不限于，n型AlN。经掺杂半导体结构104'可包括，例如但不限于，n型InN。经掺杂半导体结构104'可包括，例如但不限于，n型化合物InxAlyGa1-x-yN，其中x+y≦1。经掺杂半导体结构104'可包括，例如但不限于，n型AlInGaN。经掺杂半导体结构104'可包括，例如但不限于，n型AlInN。经掺杂半导体结构104'的掺杂材料可包括，例如但不限于，硅(Si)及锗(Ge)中的至少一者。经掺杂半导体结构104'可具有与半导体层104相同的厚度，所述厚度可定义为介于半导体层14和半导体层13的界面与半导体层14和钝化层105的界面之间的距离。经掺杂半导体结构104'可具有约1014cm-3至约1021cm-3的掺杂浓度。经掺杂半导体结构104'可较佳地具有约1014cm-3至约1020cm-3的掺杂浓度。经掺杂半导体结构104'可较佳地具有约1016cm-3至约1020cm-3的掺杂浓度。经掺杂半导体结构104'可最佳地具有约1018cm-3至约1020cm-3的掺杂浓度。在一些实施例中，经掺杂半导体结构103'之掺杂浓度可呈高斯分布。在一些实施例中，经掺杂半导体结构104'之参杂浓度可与经掺杂半导体结构103'之参杂浓度相同。在一些实施例中，经掺杂半导体结构104'之参杂浓度可与经掺杂半导体结构103'之参杂浓度不相同。在一些实施例中，经掺杂半导体结构104'可具有由掺杂材料的掺杂浓度所界定的宽度。在一些实施例中，经掺杂半导体结构104'可具有，例如，由图1A的侧视图中可观察到的两端掺杂材料的边界所界定的宽度。在一些实施例中，经掺杂半导体结构104'可具有介于约10nm至约10um之间的宽度。在一些实施例中，经掺杂半导体结构104'可具有介于约1um至约5um之间的宽度。在一些实施例中，经掺杂半导体结构104'可具有与经掺杂半导体结构103'相同之宽度。在一些实施例中，经掺杂半导体结构104'可具有与经掺杂半导体结构103'不同之宽度。在一些实施例中，经掺杂半导体结构104'可与经掺杂半导体结构103'直接接触。
在一些实施例中，经掺杂半导体结构104'可包围导电结构107。在一些实施例中，经掺杂半导体结构104'可围绕导电结构107。在一些实施例中，经掺杂半导体结构104'可位于导电结构107之下方。
在一些实施例中，经掺杂半导体结构104'与经掺杂半导体结构103'可形成结构A。在一些实施例中，结构A可位于导电结构107之下方。在一些实施例中，结构A可位于导电结构107之下方并包围导电结构107。在一些实施例中，结构A可位于导电结构107之下方并围绕导电结构107。在一些实施例中，结构A可在导电结构107下方并往导电结构106的下方延伸。
在一些实施例中，结构A可包括经掺杂半导体材料。在一些实施例中，结构A可包括高掺杂浓度的经掺杂半导体材料。在一些实施例中，结构A可包括高载子浓度的经掺杂半导体材料。在一些实施例中，结构A可包括高电子浓度的经掺杂半导体材料。
在一些实施例中，结构A可视为耗尽区(图1A未绘示)的减速结构。在一些实施例中，结构A可视为导电结构106下方的耗尽区的减速结构。
在一些实施例中，结构A可降低耗尽区的延展速度。在一些实施例中，结构A可降低导电结构107的峰值电场。在一些实施例中，结构A可提高了击穿电压。在一些实施例中，结构A可增加半导体器件的工作稳定性。
再参照图1A，半导体层14可具有与半导体层13不同的材料。半导体层14与半导体层13之间可形成异质结界面。半导体层14可具有较半导体层13相对较大之禁带宽度。例如，半导体层13可包括GaN，GaN可具有约3.4eV的禁带宽度，半导体层14可包括AlGaN，AlGaN可具有约3.4eV至6.2eV的禁带宽度，例如约4eV的禁带宽度。由于半导体层14的禁带宽度较半导体层13的禁带宽度大，这导致自由电荷从半导体层14转移至半导体层13，引起异质结界面的极化现象(polarization)，结果电子从宽带隙之半导体层14中溢出，使其仅剩下正电荷(施主离子)，这些空间电荷产生静电势，这导致能带弯曲，使异质结结面处形成一个二维势阱。这个二维势阱可将因极化而诱生的电子限制其中，这些电子在势阱中可沿着平行于半导体层14和半导体层13之间的界面的平面内作二维运动，从而在半导体层14和半导体层13之间的界面处积累电荷，形成二维电子气(two dimentional electron gas,2DEG)。2DEG可具有非常高的电子迀移率。在一些实施例中，相较于半导体层13，具有禁带宽度较大的半导体层14可作结构1a中之势垒层。在一些实施例中，相较于半导体层14，具有禁带宽度较小的半导体层13可为载流子提供沟道，作为结构1a中之沟道层。
钝化层105可设置于半导体层14上。钝化层105可设置于半导体层104上。钝化层105可设置于经掺杂半导体结构104'上。钝化层105可介于半导体层14和导电结构110之间。钝化层105可介于导电结构106和导电结构107之间。钝化层105可介于导电结构106和导电结构108之间。钝化层105可包括介电材料。钝化层105可包括，例如但不限于，氮化硅(SiNx)。钝化层105可包括，例如但不限于，二氧化硅(SiO2)。钝化层105可包括，例如但不限于，氧化铝(Al2O3)。
钝化层105可有效抑制器件的电流崩塌。钝化层105可防止环境中的水汽和氧对器件的侵蚀。钝化层105可提高器件的稳定性和可靠性。
导电结构106可设置于半导体层14上。导电结构106可设置于半导体层104上。导电结构106可被钝化层105所包围。导电结构106可被钝化层105所围绕。导电结构106可被钝化层105所覆盖。
导电结构106可进一步包括经掺杂半导体层106a及接触件106b。
经掺杂半导体层106a可设置于半导体层14上。经掺杂半导体层106a可设置于半导体层104上。经掺杂半导体层106a可包括经掺杂III-V族材料。经掺杂半导体层106a可包括，例如但不限于，p型III族氮化物。经掺杂半导体层106a可包括，例如但不限于，p型GaN。经掺杂半导体层106a可包括，例如但不限于，p型AlN。经掺杂半导体层106a可包括，例如但不限于，p型InN。经掺杂半导体层106a可包括，例如但不限于，p型AlGaN。经掺杂半导体层106a可包括，例如但不限于，p型InGaN。经掺杂半导体层106a可包括，例如但不限于，p型InAlN。当经掺杂半导体层106a包括p型III-V族材料时，经掺杂半导体层106a的掺杂材料可包括，例如但不限于，镁、锌、钙中的至少一者。
经掺杂半导体层106a可设置于半导体层14上。接触件106b可设置于半导体层104上。接触件106b可设置于经掺杂半导体层106a上，使得经掺杂半导体层106a位于半导体层104和接触件106b之间。接触件106b可包括金属。接触件106b可包括，例如但不限于，金(Au)、铂(Pt)、钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。接触件106b可包括金属化合物。接触件106b可包括，例如但不限于，氮化钛(TiN)。
导电结构107可设置于半导体层13上。导电结构107可设置于半导体层103上。导电结构107可设置于经掺杂半导体结构103'上。在一些实施例中，导电结构107可穿过经掺杂半导体结构104'而与经掺杂半导体结构103'接触。在一些实施例中，导电结构107可延伸至经掺杂半导体结构103'之中。导电结构107可被钝化层105所包围。导电结构107可包括金属。导电结构107可包括，例如但不限于，金(Au)、铂(Pt)、钯(Pd)、镍(Ni)、钨(W)。导电结构107可包括金属化合物。导电结构107可包括，例如但不限于，氮化钛(TiN)、氮化钽(TaN)、碳化钨(WC)。
导电结构108可设置于半导体层13上。导电结构108可设置于半导体层103上。在一些实施例中，导电结构108可穿过半导体层14而与半导体层13接触。在一些实施例中，导电结构108可穿过半导体层104而与半导体层103接触。在一些实施例中，导电结构108可延伸至半导体层13之中。在一些实施例中，导电结构108可延伸至半导体层103之中。导电结构108可被钝化层105所包围。导电结构108可包括金属。导电结构108可包括，例如但不限于，金(Au)、铂(Pt)、钯(Pd)、镍(Ni)、钨(W)。导电结构108可包括金属化合物。导电结构108可包括，例如但不限于，氮化钛(TiN)、氮化钽(TaN)、碳化钨(WC)。
再参照图1A，导电结构106可作为半导体器件的栅极导体。在一些实施例中，导电结构106可作为半导体器件的肖特基栅极。导电结构107可作为半导体器件的漏极导体。导电结构108可作为半导体器件的源极导体。在图1A中，可作为漏极导体的导电结构107与可作为源极导体的导电结构108分别地设置在可作为栅极导体的导体结构106的两侧，但导电结构106、导电结构107及导电结构108可因设计需求而在本案其他实施例中有不同的配置。导电结构106可经组态以控制半导体层13中的2DEG。导电结构106可经施加电压以控制在半导体层13中的2DEG。导电结构106可经施加电压以控制在半导体层14下方的2DEG。导电结构106可经施加电压以控制导电结构108和导电结构107之间的导通。导电结构106可经施加电压以控制导电结构108和导电结构107之间的关闭。
导电结构109可设置于钝化层105上。导电结构109可设置于导电结构107上。在一些实施例中，导电结构109可与导电结构107电耦接。在一些实施例中，导电结构109可为场板结构，场板结构可使导电结构106边缘和导电结构107边缘之峰值电场减小，并提高半导体器件的击穿电压。在一些实施例中，导电结构109可在钝化层105之表面上延伸。在一些实施例中，导电结构109可在实质上平行于半导体层14之一表面之方向上延伸。
导电结构110可设置于钝化层105上。导电结构110可设置于导电结构108上。在一些实施例中，导电结构110可与导电结构108电耦接。在一些实施例中，导电结构110可为场板结构，场板结构可使导电结构106边缘和导电结构107边缘之峰值电场减小，并提高半导体器件的击穿电压。在一些实施例中，导电结构110可在钝化层105之表面上延伸。在一些实施例中，导电结构110可在实质上平行于半导体层14之一表面之方向上延伸。
图1B所示为根据本案的某些实施例的半导体器件的结构1b。
如图1B所示，结构1b可包括衬底101、缓冲层102、半导体层13、半导体层14、钝化层105、导电结构106、导电结构107、导电结构108、导电结构109及导电结构110。半导体层13可进一步包括半导体层103及经掺杂半导体结构103”。半导体层14可进一步包括半导体层104及经掺杂半导体结构104”。
图1B所示的半导体器件的结构1b和图1A所示的半导体器件的结构1a相似，差异在于图1B所示的经掺杂半导体结构103”的位置与图1A所示的经掺杂半导体结构103'的位置不同，且图1B所示的经掺杂半导体结构104”的位置与图1A所示的经掺杂半导体结构104'的位置不同。
在一些实施例中，经掺杂半导体结构103”位于导电结构106之下方与导电结构107之下方之间。在一些实施例中，经掺杂半导体结构103”位于导电结构106与导电结构107之间的钝化层105的下方。在一些实施例中，经掺杂半导体结构103”位于经掺杂半导体结构104”的下方。在一些实施例中，经掺杂半导体结构103”不与导电结构107接触。
在一些实施例中，经掺杂半导体结构104”位于导电结构106之下方与导电结构107之下方之间。在一些实施例中，经掺杂半导体结构104”位于导电结构106与导电结构107之间的钝化层105的下方。在一些实施例中，经掺杂半导体结构104”位于经掺杂半导体结构103”上方。在一些实施例中，经掺杂半导体结构104”不与导电结构107接触。
图2为根据本案之某些实施例的半导体器件之电场分布图。
图2展示曲线21及曲线22。
曲线21可显示如图1A的半导体器件之电场与距离的关系。曲线21可显示如图1A的半导体器件之电场与在栅极导体与漏极导体之间的距离的关系。曲线21可显示如图1A的具备结构A的半导体器件之电场与在栅极导体与漏极导体之间的距离的关系。曲线21可显示半导体器件的漏极电场分布情况。
曲线22可显示如图1A的半导体器件之电场与距离的关系。曲线22可显示如图1A的半导体器件之电场与在栅极导体与漏极导体之间的距离的关系。曲线22可显示如图1A的不具备结构A的半导体器件之电场与在栅极导体与漏极导体之间的距离的关系。曲线22可显示半导体器件的漏极电场分布情况。
曲线21的点21L可表示半导体器件之栅极导体的电场强度。点21L可表示，例如但不限于，位于半导体器件之栅极导体的边缘的位置。点21L可表示，例如但不限于，位于半导体器件之靠近漏极导体这一侧的栅极导体的边缘的位置。
曲线22的点22L可表示半导体器件之栅极导体的电场强度。点22L可表示，例如但不限于，位于半导体器件之栅极导体的边缘的位置。点22L可表示，例如但不限于，位于半导体器件之靠近漏极导体这一侧的栅极导体的边缘的位置。
曲线21的点21R可表示半导体器件之漏极导体的电场强度。点21R可表示，例如但不限于，位于半导体器件之漏极导体的边缘的位置。点21R可表示，例如但不限于，位于半导体器件之靠近栅极导体这一侧的漏极导体的边缘的位置。
曲线22的点22R可表示半导体器件之漏极导体的电场强度。点22R可表示，例如但不限于，位于半导体器件之漏极导体的边缘的位置。点22R可表示，例如但不限于，位于半导体器件之靠近栅极导体这一侧的漏极导体的边缘的位置。
由图2可知，点21R的电场强度可较点22R的电场强度低。点21R的峰值电场可较点22R的峰值电场低。点21R的漏极峰值电场可较点22R的漏极峰值电场低。在一些实施例中，漏极峰值电场下降，可改善半导体器件的击穿电压。
在一些实施例中，曲线21所表示的半导体器件可具有高于900V之击穿电压。在一些实施例中，曲线21所表示的半导体器件可具有高于1200V之击穿电压。在一些实施例中，曲线21所表示的半导体器件可具有高于1500V之击穿电压。
在一些实施例中，曲线22所表示的半导体器件可具有高于200V之击穿电压。在一些实施例中，曲线22所表示的半导体器件可具有高于500V之击穿电压。在一些实施例中，曲线22所表示的半导体器件可具有大约500至600V之击穿电压。
在一些实施例中，曲线21所表示的半导体器件可改善的漏极电场。在一些实施例中，曲线21所表示的半导体器件可无需外延特别厚的外延层。在一些实施例中，曲线21所表示的半导体器件可使降低制程难度。
图3A、图3B、图3C、图3D、图3E、图3F及图3G所示为制造根据本案之某些实施例的半导体器件之若干操作。
参照图3A，提供衬底101。在一些实施例中，衬底101上可设置有缓冲层102。在一些实施例中，缓冲层102可透过化学气相沉积(CVD)及/或其他适当的沉积步骤形成。在一些实施例中，缓冲层102可透过CVD及/或其他适当的沉积步骤形成于衬底101上。
在一些实施例中，缓冲层102上可设置有半导体层13。在一些实施例中，半导体层13可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层13可透过CVD及/或其他适当的沉积步骤形成于缓冲层102上。
在一些实施例中，半导体层13上可设置有半导体层14。在一些实施例中，半导体层14可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层14可透过CVD及/或其他适当的沉积步骤形成于半导体层13上。应注意的系，半导体层14可在半导体层13之后形成。应注意的系，在设置半导体层14于半导体层13上可形成异质结界面。应注意的系，所形成的半导体层14的禁带宽度可较所形成的半导体层13的禁带宽度大。
在一些实施例中，导电结构106可设置于半导体层14上。导电结构106可包括经掺杂半导体层106a及接触件106b。
在一些实施例中，经掺杂半导体层106a可藉由离子注入而形成。在一些实施例中，经掺杂半导体层106a可藉由注入，例如但不限于，p型掺杂物而形成。接触件106b可形成于经掺杂半导体层106a上。在一些实施例中，接触件106b可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。经掺杂半导体层106a可包括经掺杂的金属化合物。经掺杂半导体层106a可包括，例如但不限于，p型GaN。
在一些实施例中，接触件106b可透过PVD及/或其他适当的沉积步骤形成于经掺杂半导体层106a上。接触件106b可设置于半导体层104上。接触件106b可设置于经掺杂半导体层106a上，使得经掺杂半导体层106a位于半导体层14和接触件106b之间。接触件106b可包括金属。接触件106b可包括，例如但不限于，金(Au)、铂(Pt)、钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。接触件106b可包括金属化合物。接触件106b可包括，例如但不限于，氮化钛(TiN)。
钝化层15可透过沉积步骤形成。在一些实施例中，钝化层15可沉积于半导体层14上。在一些实施例中，钝化层15可透过CVD及/或其他适当的沉积步骤沉积于半导体层14上。在一些实施例中，钝化层15可覆盖半导体层14。在一些实施例中，钝化层15可覆盖导电结构106。在一些实施例中，钝化层15可包围导电结构106。在一些实施例中，钝化层15可环绕导电结构106。
参照图3B，钝化层15的部分可被移除而形成钝化层15'。在一些实施例中，钝化层15的部分可透过如黄光微影制程的方式被移除而形成钝化层15'。在一些实施例中，钝化层15的部分可透过蚀刻而被移除而形成钝化层15'。
在一些实施例中，钝化层15'可暴露半导体层14之一部分。在一些实施例中，半导体层14之经暴露部分并未由钝化层15'覆盖。
参照图3C，如箭头所示，半导体层14之经暴露部分可经掺杂以形成经掺杂半导体结构104'。在一些实施例中，在半导体层14中可形成半导体层104。在一些实施例中，在半导体层14中可形成未经掺杂的半导体层104。在一些实施例中，在半导体层14中可形成未经掺杂的半导体层104及经掺杂半导体结构104'。在一些实施例中，可藉由离子注入(ionimplantation)而形成经掺杂半导体结构104'。在一些实施例中，可藉由将，例如但不限于，n型掺杂物注入半导体层14中而形成经掺杂半导体结构104'。在一些实施例中，可藉由将，例如但不限于，其他掺杂物注入半导体层14中而形成经掺杂半导体结构104'。在一些实施例中，可藉由热扩散(thermal diffusion)而形成经掺杂半导体结构104'。在一些实施例中，可藉由热扩散而将n型掺杂物引入于半导体层14中而形成经掺杂半导体结构104'。在一些实施例中，可藉由热扩散而将其他掺杂物引入于半导体层14中而形成经掺杂半导体结构104'。在一些实施例中，可藉由化学反应(chemical reaction)而形成经掺杂半导体结构104'。在一些实施例中，可藉由化学反应而将n型掺杂物引入于半导体层14中而形成经掺杂半导体结构104'。在一些实施例中，可藉由化学反应而将其他掺杂物引入于半导体层14中而形成经掺杂半导体结构104'。
参照图3D，如箭头所示，半导体层13可经掺杂以形成经掺杂半导体结构103'。在一些实施例中，在半导体层13中可形成半导体层103。在一些实施例中，在半导体层13中可形成未经掺杂的半导体层103。在一些实施例中，在半导体层13中可形成未经掺杂的半导体层103及经掺杂半导体结构103'。在一些实施例中，可藉由离子注入而形成经掺杂半导体结构103'。在一些实施例中，可藉由将，例如但不限于，n型掺杂物注入半导体层13中而形成经掺杂半导体结构103'。在一些实施例中，可藉由将，例如但不限于，其他掺杂物注入半导体层13中而形成经掺杂半导体结构103'。在一些实施例中，可藉由热扩散而形成经掺杂半导体结构103'。在一些实施例中，可藉由热扩散而将n型掺杂物引入于半导体层13中而形成经掺杂半导体结构103'。在一些实施例中，可藉由热扩散而将其他掺杂物引入于半导体层13中而形成经掺杂半导体结构103'。在一些实施例中，可藉由化学反应而形成经掺杂半导体结构103'。在一些实施例中，可藉由化学反应而将n型掺杂物引入于半导体层13中而形成经掺杂半导体结构103'。在一些实施例中，可藉由化学反应而将其他掺杂物引入于半导体层13中而形成经掺杂半导体结构103'。
在一些实施例中，经掺杂半导体结构104'及经掺杂半导体结构103'可同时形成。在一些实施例中，经掺杂半导体结构104'及经掺杂半导体结构103'可非同时形成。在一些实施例中，可于形成经掺杂半导体结构103'之后才形成经掺杂半导体结构104'。在一些实施例中，可仅形成经掺杂半导体结构104'而不形成经掺杂半导体结构103'。
在一些实施例中，在藉由离子注入而形成经掺杂半导体结构103'时，离子注入的元素可包含硅(Si)、锗(Ge)。在一些实施例中，在藉由离子注入而形成经掺杂半导体结构104'时，离子注入的元素可包含硅(Si)、锗(Ge)。在一些实施例中，在藉由离子注入而形成经掺杂半导体结构103'及经掺杂半导体结构104'时，离子注入的元素可包含硅(Si)、锗(Ge)。离子注入的温度可以为室温到700℃。
在一些实施例中，在藉由热扩散而形成经掺杂半导体结构103'时，热扩散温度可以为100℃至1500℃，热扩散压力可以为常压至100Mpa。在一些实施例中，在藉由热扩散而形成经掺杂半导体结构104'时，热扩散温度可以为100℃至1500℃，热扩散压力可以为常压至100Mpa。在一些实施例中，在藉由热扩散而形成经掺杂半导体结构103'及经掺杂半导体结构104'时，热扩散温度可以为100℃至1500℃，热扩散压力可以为常压至100Mpa。
在一些实施例中，在藉由化学反应而形成经掺杂半导体结构103'时，可使用一金属与半导体层13发生反应以形成n型参杂。在一些实施例中，在藉由化学反应而形成经掺杂半导体结构104'时，可使用一金属与半导体层14发生反应以形成n型参杂。在一些实施例中，在藉由化学反应而形成经掺杂半导体结构103'及经掺杂半导体结构104'时，可使用一金属与半导体层13及半导体层14发生反应以形成n型参杂。
在一些实施例中，半导体层13可为GaN，半导体层14可为AlGaN，可用Ti与AlGaN及GaN发生反应生成铝钛氮(AlTi2N)和氮化钛(TiN),在AlGaN及GaN中形成N空位，形成了n型AlGaN及形成了n型GaN。在一些实施例中，化学反应的温度范围约为400℃至1000℃。
除图3C及图3D之实施例外，在一些实施例中，可使用外延生长(epitaxialgrowth)以形成经掺杂半导体结构104'。在一些实施例中，可刻蚀未由钝化层15’覆盖之半导体层104之经暴露部分，再进行n型AlGaN之外延生长以形成经掺杂半导体结构104'。在一些实施例中，可使用外延生长以形成经掺杂半导体结构104'及经掺杂半导体结构103'。在一些实施例中，可刻蚀未由钝化层15’覆盖之半导体层104之经暴露部分及其下方之半导体层103，再进行n型AlGaN及n型GaN之外延生长以形成经掺杂半导体结构104'及经掺杂半导体结构103'。在一些实施例中，可使用金属有机物化学气相沉积(MOCVD)进行外延生长。在一些实施例中，参入的n型杂质可为硅或锗等。在一些实施例中，生长温度为约700至1200℃。
在一些实施例中，经掺杂半导体结构104'之参杂浓度可为约1016cm-3至1020cm-3。在一些实施例中，经掺杂半导体结构103'之参杂浓度可为约1016cm-3至1020cm-3。在一些实施例中，经掺杂半导体结构104'之参杂浓度与经掺杂半导体结构103'之参杂浓度可相同。在一些实施例中，经掺杂半导体结构104'之参杂浓度与经掺杂半导体结构103'之参杂浓度可不相同。
在一些实施例中，经掺杂半导体结构104'之厚度可小于约1um。在一些实施例中，经掺杂半导体结构104'之厚度可与半导体层14之厚度相同。在一些实施例中，经掺杂半导体结构103'之厚度可小于约1um。在一些实施例中，经掺杂半导体结构104'及经掺杂半导体结构103'之整体厚度可小于约1um。
在一些实施例中，经掺杂半导体结构104'之宽度可介于约10nm至约10um之间。在一些实施例中，经掺杂半导体结构104'之宽度可介于约1um至约5um之间。在一些实施例中，经掺杂半导体结构103'之宽度可介于约10nm至约10um之间。在一些实施例中，经掺杂半导体结构103'之宽度可介于约1um至约5um之间。在一些实施例中，经掺杂半导体结构104'之宽度与经掺杂半导体结构103'之宽度可相同。在一些实施例中，经掺杂半导体结构104'之宽度与经掺杂半导体结构103'之宽度可不相同。
参照图3E，可透过沉积步骤形成钝化层105。在一些实施例中，可透过CVD及/或其他适当的沉积步骤沉积钝化层15。在一些实施例中，钝化层105可包含图3D所示之钝化层15'。在一些实施例中，钝化层105可不包含图3D所示之钝化层15'。在一些实施例中，钝化层105可覆盖半导体层14。在一些实施例中，钝化层105可覆盖半导体层104。在一些实施例中，钝化层105可覆盖经掺杂半导体结构104'。
参照图3F，可于半导体层13上形成穿过钝化层105之导电结构108。在一些实施例中，导电结构108可穿过半导体层14而与半导体层13接触。在一些实施例中，导电结构108可穿过半导体层104而与半导体层103接触。在一些实施例中，导电结构108可延伸至半导体层13之中。在一些实施例中，导电结构108可延伸至半导体层103之中。在一些实施例中，导电结构108可透过CVD、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构108可透过PVD及/或其他适当的沉积步骤形成于半导体层13上。在一些实施例中，导电结构108可透过PVD及/或其他适当的沉积步骤形成于半导体层103上。
再参照图3F，可于经掺杂半导体结构103'上形成穿过钝化层105之导电结构107。在一些实施例中，导电结构107可穿过经掺杂半导体结构104'而与经掺杂半导体结构103'接触。在一些实施例中，导电结构107可延伸至经掺杂半导体结构103'之中。在一些实施例中，导电结构107可透过CVD、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构107可透过PVD及/或其他适当的沉积步骤形成于半导体层103上。在一些实施例中，经掺杂半导体结构104'在导电结构107下方并往导电结构106下方延伸。在一些实施例中，经掺杂半导体结构103'在导电结构107下方并往导电结构106下方延伸。
参照图3G，可于钝化层105上方形成导电结构110。在一些实施例中，导电结构110可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构110可透过PVD及/或其他适当的沉积步骤形成于钝化层105上方。在一些实施例中，导电结构110可与导电结构108电耦接。
再参照图3G，可于钝化层105上方形成导电结构109。在一些实施例中，导电结构109可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构109可透过PVD及/或其他适当的沉积步骤形成于钝化层105上方。在一些实施例中，导电结构109可与导电结构107电耦接。
图4A所示为根据本案的某些实施例的半导体器件的结构4a。
如图4A所示，结构4a可包括衬底401、缓冲层402、半导体层43、半导体层44、钝化层405、导电结构406、导电结构407、导电结构408、导电结构409及导电结构410。如图4A所示，衬底401、缓冲层402、半导体层43、半导体层44、钝化层405(或导电结构406、导电结构407、导电结构408)、导电结构409(或导电结构410)沿结构4a的厚度方向依次层叠设置。
衬底401可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。衬底401可包括，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(Silicon On Insulator，SOI)或其他适合之材料。
缓冲层402可设置于衬底401上。在一些实施例中，缓冲层402可包括氮化物(nitrides)。在一些实施例中，缓冲层402可包括，例如但不限于，氮化铝(AlN)。在一些实施例中，缓冲层402可包括，例如但不限于，氮化镓(GaN)。在一些实施例中，缓冲层402可包括，例如但不限于，氮化铝镓(AlGaN)。在一些实施例中，缓冲层402可包括，例如但不限于，砷化镓(GaAs)。在一些实施例中，缓冲层402可包括，例如但不限于，砷化铝(AlAs)。在一些实施例中，缓冲层402可包括，例如但不限于，氧化锌(ZnO)。
缓冲层402可设置于衬底401和半导体层43之间。将缓冲层402配置于衬底401和半导体层43之间可减少衬底401和半导体层43之间的晶格失配和热失配。
半导体层43可设置于缓冲层402上。半导体层43可进一步包括半导体层403及经掺杂半导体结构403'。
半导体层403可设置于缓冲层402上。半导体层403可包括III-V族材料。半导体层403可包括，例如但不限于，III族氮化物。半导体层403可包括，例如但不限于，GaN。
经掺杂半导体结构403'可设置于缓冲层402上。经掺杂半导体结构403'可包括经掺杂III-V族材料。经掺杂半导体结构403'可包括n型III-V族材料。经掺杂半导体结构403'可包括，例如但不限于，n型III族氮化物。经掺杂半导体结构403'可包括，例如但不限于，n型GaN。经掺杂半导体结构403'可包括，例如但不限于，n型AlN。经掺杂半导体结构403'可包括，例如但不限于，n型InN。经掺杂半导体结构403'可包括，例如但不限于，n型化合物InxAlyGa1-x-yN，其中x+y≦1。经掺杂半导体结构403'可包括，例如但不限于，n型化合物AlyGa(1-y)N，其中y≦1。经掺杂半导体结构403'可包括，例如但不限于，n型AlInGaN。经掺杂半导体结构403'可包括，例如但不限于，n型InAlN。经掺杂半导体结构403'可包括，例如但不限于，n型InN。经掺杂半导体结构403'的掺杂材料可包括，例如但不限于，硅(Si)及锗(Ge)中的至少一者。经掺杂半导体结构403'可具有约2nm至约1000nm的厚度。经掺杂半导体结构403'可较佳地具有约50nm至约800nm的厚度。
经掺杂半导体结构403'可具有约1015cm-3至约1021cm-3的掺杂浓度。经掺杂半导体结构403'可较佳地具有约1016cm-3至约1020cm-3的掺杂浓度。经掺杂半导体结构403'可最佳地具有约1018cm-3至约1020cm-3的掺杂浓度。在一些实施例中，经掺杂半导体结构403'之掺杂浓度呈高斯分布。在一些实施例中，经掺杂半导体结构403'可具有由掺杂材料的掺杂浓度所界定的宽度。在一些实施例中，经掺杂半导体结构403'可具有，例如，由图4A的侧视图中可观察到的两端掺杂材料的边界所界定的宽度。
在一些实施例中，经掺杂半导体结构403'可位于导电结构407之下方。在一些实施例中，经掺杂半导体结构403'不与导电结构407接触。在一些实施例中，经掺杂半导体结构403'不与缓冲层402接触。在一些实施例中，经掺杂半导体结构403'不与半导体层404接触。
半导体层44可设置于半导体层43上。半导体层44可进一步包括半导体层404。
半导体层404可设置于半导体层403上。半导体层404可包括III-V族材料。半导体层404可包括，例如但不限于，III族氮化物。半导体层404可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。
在一些实施例中，经掺杂半导体结构403'可在导电结构407下方并往导电结构406的下方延伸。在一些实施例中，经掺杂半导体结构403'可包括经掺杂半导体材料。在一些实施例中，经掺杂半导体结构403'可包括高掺杂浓度的经掺杂半导体材料。在一些实施例中，经掺杂半导体结构403'可包括高载子浓度的经掺杂半导体材料。在一些实施例中，经掺杂半导体结构403'可包括高电子浓度的经掺杂半导体材料。在一些实施例中，经掺杂半导体结构403'可包括低掺杂浓度的经掺杂半导体材料。在一些实施例中，经掺杂半导体结构403'可包括低载子浓度的经掺杂半导体材料。在一些实施例中，经掺杂半导体结构403'可包括低电子浓度的经掺杂半导体材料。在一些实施例中，经掺杂半导体结构403'可视为耗尽区(图4A未绘示)的减速结构。在一些实施例中，经掺杂半导体结构403'可视为导电结构406下方的耗尽区的减速结构。
图4A所示的半导体器件的结构4a和图1A所示的半导体器件的结构1a相似，差异如下。在一些实施例中，在结构4a中，半导体层44中并未包括经掺杂半导体结构，经掺杂半导体结构403'之厚度小于半导体层43之厚度。在一些实施例中，经掺杂半导体结构403'之厚度小于半导体层43之厚度之一半。在一些实施例中，经掺杂半导体结构403'并未接触半导体层404。在一些实施例中，经掺杂半导体结构403'并未接触缓冲层402。在一些实施例中，经掺杂半导体结构403'与半导体层404之间至距离大于经掺杂半导体结构403'与缓冲层402之间至距离。
图4B所示为根据本案的某些实施例的半导体器件的结构4b。
如图4B所示，结构4b可包括衬底401、缓冲层402、半导体层43、半导体层44、钝化层405、导电结构406、导电结构407、导电结构408、导电结构409及导电结构410。半导体层43可进一步包括半导体层403及经掺杂半导体结构403”。半导体层44可进一步包括半导体层404。
图4B所示的半导体器件的结构4b和图4A所示的半导体器件的结构4a相似，差异在于图4B所示的经掺杂半导体结构403"的位置与图4A所示的经掺杂半导体结构403'的位置不同。
在一些实施例中，经掺杂半导体结构403"位于导电结构406之下方与导电结构407之下方之间。在一些实施例中，经掺杂半导体结构403”位于导电结构406与导电结构407之间的钝化层405的下方。在一些实施例中，经掺杂半导体结构403”不与导电结构407接触。在一些实施例中，经掺杂半导体结构403”不与缓冲层402接触。在一些实施例中，经掺杂半导体结构403”不与半导体层404接触。
再参照图4A及4B，导电结构406可作为半导体器件的栅极导体。在一些实施例中，导电结构406可作为半导体器件的肖特基栅极。导电结构407可作为半导体器件的漏极导体。导电结构408可作为半导体器件的源极导体。可作为漏极导体的导电结构407与可作为源极导体的导电结构408分别地设置在可作为栅极导体的导体结构406的两侧，但导电结构406、导电结构407及导电结构408可因设计需求而在本案其他实施例中有不同的配置。导电结构406可经组态以控制半导体层43中的2DEG。导电结构406可经施加电压以控制在半导体层43中的2DEG。导电结构406可经施加电压以控制在半导体层44下方的2DEG。导电结构406可经施加电压以控制导电结构408和导电结构407之间的导通。导电结构406可经施加电压以控制导电结构408和导电结构407之间的关闭。
图4A及图4B所示的半导体器件之电场与在栅极导体与漏极导体之间的距离的关系可与图2展示之曲线21及曲线22相似，其中针对具备经掺杂半导体结构403'或经掺杂半导体结构403"之半导体器件，漏极峰值电场下降，可改善半导体器件的击穿电压。在一些实施例中，具备经掺杂半导体结构403'或经掺杂半导体结构403"之半导体器件可改善的漏极电场。在一些实施例中，具备经掺杂半导体结构403'或经掺杂半导体结构403"之半导体器件可无需外延特别厚的外延层。在一些实施例中，具备经掺杂半导体结构403'或经掺杂半导体结构403"之半导体器件可使降低制程难度。
图5A、图5B、图5C、图5D、图5E及图5F所示为制造根据本案之某些实施例的半导体器件之若干操作。
参照图5A，提供衬底401。在一些实施例中，衬底401上可设置有缓冲层402。在一些实施例中，缓冲层402可透过化学气相沉积(CVD)及/或其他适当的沉积步骤形成。在一些实施例中，缓冲层402可透过CVD及/或其他适当的沉积步骤形成于衬底401上。
在一些实施例中，缓冲层402上可设置有半导体层43。在一些实施例中，半导体层43可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层43可透过CVD及/或其他适当的沉积步骤形成于缓冲层402上。
在一些实施例中，半导体层43上可设置有半导体层44。在一些实施例中，半导体层44可透过CVD及/或其他适当的沉积步骤形成。在一些实施例中，半导体层44可透过CVD及/或其他适当的沉积步骤形成于半导体层43上。应注意的系，半导体层44可在半导体层43之后形成。应注意的系，在设置半导体层44于半导体层43上可形成异质结界面。应注意的系，所形成的半导体层44的禁带宽度可较所形成的半导体层43的禁带宽度大。
在一些实施例中，导电结构406可设置于半导体层44上。导电结构406可包括经掺杂半导体层406a及接触件406b。
在一些实施例中，经掺杂半导体层406a可藉由离子注入而形成。在一些实施例中，经掺杂半导体层406a可藉由注入，例如但不限于，p型掺杂物而形成。接触件406b可形成于经掺杂半导体层406a上。在一些实施例中，接触件406b可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。经掺杂半导体层406a可包括经掺杂的金属化合物。经掺杂半导体层406a可包括，例如但不限于，p型GaN。
在一些实施例中，接触件406b可透过PVD及/或其他适当的沉积步骤形成于经掺杂半导体层406a上。接触件406b可设置于半导体层404上。接触件406b可设置于经掺杂半导体层406a上，使得经掺杂半导体层406a位于半导体层44和接触件406b之间。接触件406b可包括金属。接触件406b可包括，例如但不限于，金(Au)、铂(Pt)、钛(Ti)、钯(Pd)、镍(Ni)、钨(W)。接触件406b可包括金属化合物。接触件406b可包括，例如但不限于，氮化钛(TiN)。
钝化层45可透过沉积步骤形成。在一些实施例中，钝化层45可沉积于半导体层44上。在一些实施例中，钝化层45可透过CVD及/或其他适当的沉积步骤沉积于半导体层44上。在一些实施例中，钝化层45可覆盖半导体层44。在一些实施例中，钝化层45可覆盖导电结构406。在一些实施例中，钝化层45可包围导电结构406。在一些实施例中，钝化层45可环绕导电结构406。
参照图5B，钝化层45的部分可被移除而形成钝化层45'。在一些实施例中，钝化层45的部分可透过如黄光微影制程的方式被移除而形成钝化层45'。在一些实施例中，钝化层45的部分可透过蚀刻而被移除而形成钝化层45'。
在一些实施例中，钝化层45'可暴露半导体层44之一部分。在一些实施例中，半导体层44之经暴露部分并未由钝化层45'覆盖。
参照图5C，如箭头所示，可在半导体层43中可形成未经掺杂的半导体层403及经掺杂半导体结构403'。在一些实施例中，可藉由离子注入而形成经掺杂半导体结构403'。在一些实施例中，可藉由将，例如但不限于，n型掺杂物注入半导体层43中而形成经掺杂半导体结构403'。在一些实施例中，可藉由将，例如但不限于，其他掺杂物注入半导体层43中而形成经掺杂半导体结构403'。
在一些实施例中，在藉由离子注入而形成经掺杂半导体结构403'时，离子注入的元素可包含硅(Si)、锗(Ge)。在一些实施例中，在藉由离子注入而形成经掺杂半导体结构403'时，离子注入的元素可包含硅(Si)、锗(Ge)。离子注入的温度可以为室温到700℃。
经掺杂半导体结构403'可具有约1015cm-3至约1021cm-3的掺杂浓度。经掺杂半导体结构403'可较佳地具有约1016cm-3至约1020cm-3的掺杂浓度。经掺杂半导体结构403'可最佳地具有约1018cm-3至约1020cm-3的掺杂浓度。在一些实施例中，经掺杂半导体结构403'之掺杂浓度可呈高斯分布。
离子注入之深度可经选择以于半导体层43中之不同位置形成经掺杂半导体结构403'。在一些实施例中，可选择离子注入之深度以使经掺杂半导体结构403'形成于较深之位置而不与半导体层44接触。离子注入之深度系指注入之掺杂物之目标位置相对于半导体层44之一表面之深度。在一些实施例中，可藉由改变离子注入之加速电压以控制离子注入之深度。举例而言，较大之加速电压将使掺杂物注入于较深之位置处。
参照图5D，可透过沉积步骤形成钝化层405。在一些实施例中，可透过CVD及/或其他适当的沉积步骤沉积钝化层45。在一些实施例中，钝化层405可包含图5C所示之钝化层45'。在一些实施例中，钝化层405可不包含图5C所示之钝化层45'。在一些实施例中，钝化层405可覆盖半导体层44。在一些实施例中，钝化层405可覆盖半导体层404。
参照图5E，可于半导体层43上形成穿过钝化层405之导电结构408。在一些实施例中，导电结构408可穿过半导体层44而与半导体层43接触。在一些实施例中，导电结构408可穿过半导体层404而与半导体层403接触。在一些实施例中，导电结构408可延伸至半导体层43之中。在一些实施例中，导电结构408可延伸至半导体层403之中。在一些实施例中，导电结构408可透过CVD、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构408可透过PVD及/或其他适当的沉积步骤形成于半导体层43上。在一些实施例中，导电结构408可透过PVD及/或其他适当的沉积步骤形成于半导体层403上。
再参照图5E，可于经掺杂半导体结构43上形成穿过钝化层405之导电结构407。在一些实施例中，导电结构407可穿过半导体层44而与半导体层43接触。在一些实施例中，导电结构407可穿过半导体层404而与半导体层403接触。在一些实施例中，导电结构407可延伸至半导体层43之中。在一些实施例中，导电结构407可延伸至半导体层403之中。在一些实施例中，导电结构407可透过CVD、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构407可透过PVD及/或其他适当的沉积步骤形成于半导体层43上。在一些实施例中，导电结构407可透过PVD及/或其他适当的沉积步骤形成于半导体层403上。
参照图5F，可于钝化层405上方形成导电结构410。在一些实施例中，导电结构410可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构410可透过PVD及/或其他适当的沉积步骤形成于钝化层405上方。在一些实施例中，导电结构410可与导电结构408电耦接。
再参照图5F，可于钝化层405上方形成导电结构409。在一些实施例中，导电结构409可透过CVD、PVD、ALD、电镀、及/或其他适当的步骤形成。在一些实施例中，导电结构409可透过PVD及/或其他适当的沉积步骤形成于钝化层405上方。在一些实施例中，导电结构409可与导电结构407电耦接。
如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。
如本文中所使用，术语“大约”、“基本上”、“大体”以及“约”用以描述和考虑小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面的的的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

Claims (17)

1.一种半导体器件(semiconductor device)，包含：
沟道层；
势垒层，设置于所述沟道层上；及
漏极，设置于所述势垒层上；
其中所述沟道层包含经掺杂半导体结构。
2.根据权利要求1所述的半导体器件，其中所述经掺杂半导体结构之宽度介于约10nm至约10um之间，所述经掺杂半导体结构之厚度介于约2nm至约1000nm之间。
3.根据权利要求2所述的半导体器件，其中所述经掺杂半导体结构具有约1016cm-3至约1020cm-3的掺杂浓度。
4.根据权利要求1所述的半导体器件，还包含：
栅极导体，设置于所述势垒层上；
其中所述经掺杂半导体结构位于所述漏极下方并往所述栅极导体下方延伸。
5.根据权利要求1所述的半导体器件，其中所述经掺杂半导体结构包含n型GaN、n型AlGaN、n型AlN、n型AlInGaN、n型AlInN或n型InN。
6.根据权利要求1所述的半导体器件，还包含：
一源极，其位于所述沟道层上并由所述势垒层所包围。
7.一种半导体器件(semiconductor device)，包含：
沟道层；
势垒层，设置于所述沟道层上；
栅极导体，设置于所述势垒层上；及
漏极，设置于所述势垒层上；
其中所述沟道层包含位于所述漏极下方与所述栅极导体下方之间之经掺杂半导体结构。
8.根据权利要求7所述的半导体器件，其中所述经掺杂半导体结构包含n型GaN、n型AlGaN、n型AlN、n型AlInGaN、n型AlInN或n-InN。
9.根据权利要求7所述的半导体器件，其中所述经掺杂半导体结构之宽度介于约10nm至约10um之间,所述经掺杂半导体结构之厚度介于约2nm至约1000nm之间,所述经掺杂半导体结构具有约1016cm-3至约1020cm-3的掺杂浓度。
10.根据权利要求7所述的半导体器件，还包含：
一源极，其位于所述沟道层上并由所述势垒层所包围。
11.一种形成一半导体器件的方法，包含：
于缓冲层上形成沟道层；
于所述沟道层上形成势垒层；及
以掺杂物掺杂所述沟道层以形成经掺杂半导体结构。
12.根据权利要求11所述的方法，其中所述经掺杂半导体结构是以离子注入(ionimplantation)形成。
13.根据权利要求11所述的方法，其中所述沟道层及所述势垒层包含III-V族材料，所述经掺杂半导体结构是以n型掺杂物掺杂。
14.根据权利要求11所述的方法，还包含：
于所述沟道层上形成第一电极及第二电极；及
于所述第一电极与所述第二电极之间形成栅极导体，
其中所述第一电极作为源极及所述第二电极作为漏极。
15.根据权利要求11所述的方法，还包含：
于所述所述势垒层上形成钝化层。
16.根据权利要求14所述的方法，其中所述经掺杂半导体结构经掺杂于所述漏极下方并往所述栅极导体下方延伸。
17.根据权利要求14所述的方法，其中所述经掺杂半导体结构经掺杂于所述第一电极下方与所述栅极导体下方之间。
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