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CN110998736A - 用于读取闪存存储器单元中的数据的改善的读出放大器电路 - Google Patents

用于读取闪存存储器单元中的数据的改善的读出放大器电路 Download PDF

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CN110998736A CN201880051787.0A CN201880051787A CN110998736A CN 110998736 A CN110998736 A CN 110998736A CN 201880051787 A CN201880051787 A CN 201880051787A CN 110998736 A CN110998736 A CN 110998736A
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Abstract

本发明公开了用于读取闪存存储器单元中的数据的改善的读出放大器电路的多个实施方案。这些实施方案各自将来自数据块的电流或电压测量值与参考块进行比较，以确定存储在数据块中的选择的存储器单元中的值。使用一个或多个局部增压电路允许实施方案利用比现有技术读出放大器电路更低的工作电压，从而引起功耗降低。

Description

用于读取闪存存储器单元中的数据的改善的读出放大器电路
相关专利申请
本申请要求于2017年8月25日提交的美国专利申请No.15/687,092的权益。
技术领域
本发明公开了用于读取闪存存储器单元中的数据的改善的读出放大器电路的多个实施方案。
背景技术
非易失性存储器单元在本领域中是熟知的。图1中示出了一种现有技术的非易失性分裂栅存储器单元10，该非易失性分裂栅存储器单元包括五个端子。存储器单元10包括第一导电类型(诸如P型)的半导体衬底12。衬底12具有表面，在该表面上形成第二导电类型(诸如N型)的第一区14(也称为源极线SL)。同样属于N型的第二区16(也称为漏极线)形成在衬底12的该表面上。第一区14和第二区16之间是沟道区18。位线BL 20连接至第二区16。字线WL 22被定位在沟道区18的第一部分上方并且与其绝缘。字线22几乎不与或完全不与第二区16重叠。浮栅FG 24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并且与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供从第一区14到浮栅24中的耦合。耦合栅CG(也称为控制栅)26位于浮栅24上方并且与其绝缘。擦除栅EG 28在第一区14上方并且与浮栅24和耦合栅26相邻，并且与该浮栅和该耦合栅绝缘。浮栅24的顶角可指向T形擦除栅28的内角以增强擦除效率。擦除栅28也与第一区14绝缘。存储器单元10在美国专利No.7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。
现有技术非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)对存储器单元10进行擦除，方法是在擦除栅28上施加高电压，使其他端子等于零伏特。电子从浮栅24隧穿到擦除栅28中，导致浮栅24带正电，从而导通处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。
通过源极侧热电子编程机制对存储器单元10进行编程，方法是在耦合栅26上施加高电压，在源极线14上施加高电压，在擦除栅28上施加中等电压，以及在位线20上施加编程电流。流经字线22与浮栅24之间的间隙的一部分电子获得足够的能量而注入浮栅24之中，导致浮栅24带负电，从而关断处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。
以如下方式在电流感测模式中读取存储器单元10：在位线20上施加偏置电压，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压或零电压，并且在源极线14上施加接地电位。对于擦除状态而言，存在从位线20流向源极线14的单元电流，而对于编程状态而言，存在从位线20流向源极线14的不显著单元电流或零单元电流。或者，可以反向电流感测模式读取存储器单元10，在该模式中，位线20接地，并且在源极线24上施加偏置电压。在该模式中，电流反转方向，从源极线14流向位线20。
作为另外一种选择，可以如下方式在电压感测模式中读取存储器单元10：在位线20上施加偏置电流(接地)，在字线22上施加偏置电压，在耦合栅26上施加偏置电压，在擦除栅28上施加偏置电压，并且在源极线14上施加偏置电压。对于擦除状态而言，位线20上存在单元输出电压(显著地>0V)，而对于编程状态而言，位线20上存在不显著或接近零的输出电压。或者，可以反向电压感测模式读取存储器单元10，在该模式中，位线20被偏置在偏置电压处，并且在源极线14上施加偏置电流(接地)。在该模式中，存储器单元10输出电压位于源极线14上而非位于位线20上。
在现有技术中，将正电压或零电压的各种组合施加到字线22、耦合栅26和浮栅24以执行读取、编程和擦除操作。
响应于读取、擦除或编程命令，逻辑电路270(图2中)使各种电压以及时且干扰最低的方式供应至选择的存储器单元10和未选择的存储器单元10两者的各个部分。
对于所选择和未选择的存储器单元10，施加的电压和电流如下。如下文所用，使用以下缩写：源极线或第一区14(SL)、位线20(BL)、字线22(WL)和耦合栅26(CG)。
表1：使用正电压进行读取、擦除和编程的闪存存储器单元10的操作
Figure BDA0002381333190000031
在申请人的一项最新申请(于2015年1月21日提交的以引用方式并入的美国专利申请No.14/602,262)中，申请人公开了一种发明，由此可在读取、编程和/或擦除操作期间，将负电压施加到字线22和/或耦合栅26。在该实施方案中，施加到选择的和未选择的存储器单元10的电压和电流如下。
表2：使用负电压进行读取和/或编程的闪存存储器单元10的操作
Figure BDA0002381333190000032
在美国专利申请No.14/602,262的另一个实施方案中，当在读取、擦除和编程操作期间未选择存储器单元10时，可将负电压施加到字线22，并且可在擦除操作期间将负电压施加到耦合栅26，使得以下电压被施加：
表3：使用负电压进行擦除的闪存存储器单元10的操作
Figure BDA0002381333190000041
上述CGINH信号为抑制信号，该抑制信号被施加到未选择的单元的耦合栅26，该未选择的单元与选择的单元共享擦除栅28。
图2示出了另一个现有技术闪存存储器单元210的实施方案。与现有技术闪存存储器单元10一样，闪存存储器单元210包括衬底12、第一区(源极线)14、第二区16、沟道区18、位线20、字线22、浮栅24和擦除栅28。与现有技术闪存存储器单元10不同，闪存存储器单元210不包含耦合栅或控制栅，而是仅包含四个端子：位线20、字线22、擦除栅28和源极线14。这显著降低了操作闪存存储器单元阵列所需的电路(诸如解码器电路)的复杂性。
擦除操作(通过擦除栅进行擦除)和读取操作与图1的操作类似，不同的是不存在控制栅偏置。编程操作也在无控制栅偏置的情况下完成，因此源极线上的编程电压更高以对缺少控制栅偏置进行补偿。
表4示出了可应用到四个端子以执行读取、擦除和编程操作的典型电压范围：
表4：闪存存储器单元210的操作
WL WL-未选 BL BL-未选 EG EG-未选 SL SL-未选
读取 0.7-2.2V -0.5V/0V 0.6-2V 0V/FLT 0-2.6V 0-2.6V 0V 0V/FLT/VB
擦除 -0.5V/0V -0.5V/0V 0V 0V 11.5V 0-2.6V 0V 0V
编程 1-1.5V -0.5V/0V 1-3μA Vinh(约1.8V) 4.5V 0-2.6V 7-9V 0-1V/FLT
图3描绘了另一个现有技术闪存存储器单元310的实施方案。与现有技术闪存存储器单元10一样，闪存存储器单元310包括衬底12、第一区(源极线)14、第二区16、沟道区18、位线20、和浮栅24、和擦除栅28。与现有技术闪存存储器单元10不同，闪存存储器单元310不包含耦合栅或控制栅或擦除栅。另外，字线322替换字线22并且具有与字线22不同的物理形状，如图所示。
现有技术非易失性存储器单元310的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元310进行擦除，方法是在字线322上施加高电压，并且位线和源极线的电压为零伏。电子从浮栅24隧穿到字线322中，使得浮栅24带正电，从而在读取条件下导通单元310。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元310进行编程，方法是在源极线14上施加高电压，在字线322上施加低电压，以及在位线320上施加编程电流。流过字线322与浮栅24之间的间隙的电子的一部分获得足够的能量以注入到浮栅24中，使得浮栅24带负电，从而在读取条件下关断单元310。所得的单元编程状态被称为‘0’状态。
可用于存储器单元310中的读取、编程、擦除和待机操作的示例性电压在下表5中示出：
表5：闪存存储器单元310的操作
Figure BDA0002381333190000061
在现有技术中还已知的是用于读出放大器电路的多种设计。许多现有技术设计涉及比较来自数据读取块和参考块的电压或电流的比较器，其中数据读取块包含待读取的选择的存储器单元，并且参考块包含用于生成参考电压或电流的机构。在现有技术中，读出放大器电路的一些部分或全部通常需要至少3.0伏的工作电压。
需要的是改善的读出放大器电路，该改善的读出放大器电路利用与现有技术相比更低的工作电压，从而降低存储器系统的总体功耗。
发明内容
本发明公开了用于读取闪存存储器单元中的数据的改善的读出放大器电路的多个实施方案。这些实施方案各自将来自数据块的电流或电压测量值与参考块进行比较，以确定存储在数据块中的选择的存储器单元中的值。使用一个或多个局部增压电路允许实施方案利用比现有技术读出放大器电路更低的工作电压，从而引起功耗降低。
附图说明
图1是本发明可以应用到其上的现有技术非易失性存储器单元的横截面视图。
图2是本发明可以应用到其上的另一现有技术非易失性存储器单元的横截面视图。
图3是本发明可以应用到其上的另一现有技术非易失性存储器单元的横截面视图。
图4是本文描述的实施方案可以用于其中的、包括图1至图3所示类型的非易失性存储器单元的管芯的布局图。
图5描绘了可以在图4的管芯中实现的闪存存储器系统。
图6描绘了可以在图4的管芯中实现的另一闪存存储器系统。
图7描绘了读出放大器电路。
图8描绘了图7的读出放大器电路的某些特性的各种波形。
图9描绘了读出放大器电路的另一实施方案。
图10描绘了图9的读出放大器电路的某些特性的各种波形。
图11描绘了读出放大器电路的另一实施方案。
图12描绘了读出放大器电路的另一实施方案。
图13描绘了读出放大器电路的另一实施方案。
图14描绘了读出放大器电路的另一实施方案。
图15描绘了图14的读出放大器电路的某些特性的各种波形。
图16描绘了读出放大器电路的另一实施方案。
图17描绘了另一闪存存储器系统的实施方案。
图18描绘了现有技术电压源。
图19描绘了电压源的实施方案。
图20描绘了电压增压电路的实施方案。
图21描绘了电压增压电路的另一实施方案。
图22描绘了读出放大器电路的另一实施方案。
具体实施方式
图4描述了可以与本文描述的本发明的实施方案一起使用的闪存存储器系统的实施方案。管芯400包括：用于存储数据的存储器阵列401、存储器阵列402、存储器阵列403和存储器阵列404，每个存储器阵列任选地利用如图1中的存储器单元10、如图2中的存储器单元210、如图3中的存储器单元310、或其他已知类型的存储器单元；行解码器电路405、行解码器电路406、行解码器电路407和行解码器电路408，其分别用于访问存储器阵列401、存储器阵列402、存储器阵列403和存储器阵列404中的行以从其中进行读取或对其进行写入；列解码器电路409、列解码器电路410、列解码器电路411和列解码器电路412，其分别用于访问存储器阵列401、存储器阵列402、存储器阵列403和存储器阵列404中的列以从其中进行读取或对其进行写入；感测电路413，其用于从存储器阵列401和存储器阵列403读取数据，和感测电路414，用于从存储器阵列402和存储器阵列404读取数据；模拟电路450；控制逻辑电路451，其用于提供诸如冗余和内建自测试的各种控制功能；高电压电路452，其用于为系统提供正负电压供应；电荷泵电路453，其用于为存储器阵列401、存储器阵列402、存储器阵列403和存储器阵列404的擦除和编程操作提供增加的电压；接口引脚454，其用于连接到包含管芯400的芯片内的其他节点；以及高电压解码器电路418、高电压解码器电路419、高电压解码器电路420和高电压解码器电路421，其根据需要在读取、擦除和编程操作期间使用。管芯400进一步包括地址故障检测块422、地址故障检测块423、地址故障检测块424和地址故障检测块425以及阵列故障检测感测电路426、阵列故障检测感测电路427、阵列故障检测感测电路428和阵列故障检测感测电路429。
图5描绘了闪存存储器系统500(其可以被实现在管芯400上)。闪存存储器系统500包括阵列501和阵列502(其对应于图4中的阵列401和阵列403)、行解码器503和行解码器504(其对应于行解码器405和行解码器407)、列解码器505和列解码器506(其对应于列解码器409和列解码器411)以及感测电路510(其对应于感测电路413)。闪存存储器系统500进一步包括参考阵列509和感测电路电流参考508。
阵列501中的闪存存储器单元中的每一列耦合到位线，使得对于阵列501中的每一列存在一个位线。类似地，阵列502中的闪存存储器单元中的每一列耦合到位线，使得对于阵列502中的每一列存在一个位线。在针对选择的地址的读取操作期间，列解码器505和列解码器506将选择的位线连接到感测电路510。感测电路510包括多个读出放大器电路507a、507b、…、507n，其中n为可以并行读取的位线的数量并且被称为闪存存储器系统500的IO宽度(通常，n为32或64)。这些读出放大器电路将统称为读出放大器电路507。
在该实施方案中，参考阵列509是虚拟闪存存储器单元阵列，这些虚拟闪存存储器单元在结构方面与阵列501和阵列502的闪存存储器单元相同，但实际上并不用于存储用户数据。参考阵列509用于生成用于感测阵列501和感测阵列502两者的读取参考偏置。在另选的实施方案中，参考阵列509包括不具有闪存存储器单元的常规参考晶体管。这些常规参考晶体管被不同地确定尺寸和/或偏置，以提供用于感测电路510的不同的跳闸点(即，将“0”和“1”划分开的电流或电压水平)。在另一另选的实施方案中，参考阵列509包括不具有闪存存储器单元的常规参考电阻器。这些常规参考电阻器被不同地确定尺寸，以为感测电路510提供不同的跳闸点。
感测电路电流参考508耦合到虚拟闪存存储器单元中的一个或多个并生成电流。使用电流镜技术，该电流被镜像在读出放大器电路507中的每一个中。然后，将镜像的参考电流与来自阵列501或阵列502的选择的存储器单元进行比较，以生成指示选择的存储器单元中存储的数据的值的输出。
图6描绘了另一闪存存储器系统600(其可以被实现在管芯400上)。闪存存储器系统600(其与闪存存储器系统500类似)包括阵列501和阵列502、行解码器503和行解码器504、以及列解码器505和列解码器506。闪存存储器系统600进一步包括参考阵列601和参考阵列602以及感测电路603。
阵列501中的闪存存储器单元中的每一列耦合到位线，使得对于阵列501中的每一列存在一个位线。类似地，阵列502中的闪存存储器单元中的每一列耦合到位线，使得对于阵列502中的每一列存在一个位线。在针对选择的地址的读取操作期间，列解码器505和列解码器506将选择的位线连接到感测电路603。感测电路603包括多个读出放大器电路604a、604b、604n，其中n为可以并行读取的位线的数量并且被称为闪存存储器系统600的IO宽度(通常，n为32或64)。这些读出放大器电路将统称为读出放大器电路604。
在该实施方案中，参考阵列601和参考阵列602两者是虚拟闪存存储器单元的阵列，这些虚拟闪存存储器单元在结构方面与阵列501和阵列502的闪存存储器单元相同，但实际上并不用于存储用户数据。当选择的存储器单元处于阵列501中时，每个读出放大器电路604将被连接到参考阵列602中的存储器单元，其中该存储器单元将充当参考存储器单元。当选择的存储器单元处于阵列502中时，每个读出放大器电路604将被连接到将充当参考存储器单元的参考阵列601中的存储器单元。因此，与闪存存储器系统500不同，闪存存储器系统600不需要感测电路电流参考508或使用电流镜。在另一另选的实施方案中，参考阵列601和参考阵列602包括不具有闪存存储器单元的常规参考晶体管。这些常规参考晶体管被不同地确定尺寸和/或偏置，以为感测电路603提供不同的跳闸点。在另一另选的实施方案中，参考阵列601和参考阵列602包括不具有闪存存储器单元的常规参考电阻器。这些常规参考电阻器被不同地确定尺寸，以为感测电路603提供不同的跳闸点。
图7描绘了读出放大器电路700。读出放大器电路700包括存储器数据读取块701、存储器参考读取块702和差分放大器块703。
存储器数据读取块701包括感测负载PMOS晶体管704、开关705以将偏置电压VBLRD_偏置施加到感测节点722；以及耦合到选择的存储器单元707的使能感测NMOS晶体管706。感测负载PMOS晶体管704提供要与来自存储器单元707的单元电流进行比较的读取参考电流。如果来自感测负载PMOS晶体管704的读取参考电流大于存储器单元电流，则感测节点722变高(朝向VDDIO 719)，并且如果存储器单元电流大于读取参考电流，则该感测节点变低(朝向接地)。来自感测负载PMOS晶体管704的参考电流可以任选地使用电流镜配置来提供，由此它是来自参考存储器单元的电流(如图18所示)。另选地，来自感测负载PMOS晶体管704的参考电流可以使用电流镜配置来提供，由此其镜像来自被适当地确定尺寸或偏置的参考电阻器或参考晶体管的电流。
存储器参考读取块702包括感测负载PMOS晶体管708、开关709以在参考节点720上施加偏置电压VBLRD_偏置；以及耦合到(未选择的参考存储器单元的)未选择的位线711的使能感测NMOS晶体管701。未选择的位线用作保持电容器以将参考电压VBLRD_偏置保持在感测节点720上。另选地，诸如MOMCAP(金属氧化物金属帽)的显式电容器可以用作保持电容器。另选地，寄生电容(诸如来自节点720上的结电容或栅电容)可以用作保持电容器。参考块702用作用于参考节点720的虚拟块。参考读出负载PMOS晶体管708可以处于截止状态，或者可以用于提供补偿漏电流，诸如用于在节点720上的来自结的泄露和/或未选择的位线上的晶体管泄漏。VBLRD_偏置上的偏置电压电平用作要与感测节点722上的感测电压进行比较的参考节点720上的参考电压。
差分放大器块703包括输入交叉耦合的PMOS晶体管713和输入交叉耦合的PMOS晶体管715以及输入交叉耦合的NMOS晶体管714和输入交叉耦合的NMOS晶体管716，这些晶体管一起形成比较器、PMOS使能晶体管712(其也充当交叉耦合的PMOS晶体管713和交叉耦合的PMOS晶体管715的瞬态偏置尾电流)和NMOS使能晶体管717(其也充当交叉耦合的NMOS晶体管714和交叉耦合的NMOS晶体管716的瞬态偏置尾电流)。相比之下，首先使能NMOS晶体管717以触发与NMOS晶体管714和NMOS晶体管716的比较以在节点720和节点722之间形成电压增量，并且然后使能PMOS晶体管712以开始与PMOS晶体管713和PMOS晶体管720的比较，这将满功率供应恢复到节点720和节点722两者。另选地，可以同时使能NMOS晶体管717和PMOS晶体管712两者以触发比较。
在操作期间，差分放大器块703将比较由存储器数据读取块701创建的感测节点722和由存储器参考读取块702创建的参考节点720以生成输出720。最初，节点722和节点720上的电压在相同的参考电压电平VBLRD_偏置下(由开关705和开关709)进行初始化。然后，形成感测节点722上的电压(根据选择的存储器单元电流707变高或变低，小于或大于在PMOS晶体管704中传导的读取参考电流)。然后触发比较以比较感测节点722上的电压与参考节点720上的电压(通过晶体管717和晶体管712)。在完成比较之后，感测节点722和参考节点720上的最终电压处于满供应电平。
如果在晶体管704中传导的读取参考电流超过从存储器单元707汲取的存储器单元电流(表示“0”被存储在选择的存储器单元中)，则输出720将为低。如果晶体管704中的读取参考电流小于从存储器单元707汲取的存储器单元电流(表示“1”被存储在选择的存储器单元中)，则输出720将为高。
存储器数据读取块701和存储器参考读取块702从功率总线719(也被标记为VDDIO，即，IO功率供应)汲取功率，该功率通常为3.0伏左右。差分放大器块703从功率总线718(也被标记为VDDSA，通常为核心逻辑功率供应)汲取功率，对于规模化技术节点(诸如28nm或更小)，该功率通常为1.05伏左右或更低。为了获得高存储器单元电流以满足高性能需求，读取位线电压需要尽可能高，这意味着节点722上的电压需要很高，诸如1v到1.4v。这意味着晶体管704需要通过比通常<＝1.05v的核心逻辑供应高得多的电压供应进行工作。因此，电路块701和电路块702需要在比核心逻辑供应高得多的IO供应下工作。这意味着电路块701和电路块702将包括需要相对较大面积的3v IO晶体管。
图8描绘了用于读出放大器电路700的操作的示例性波形800。ATD表示“地址变换检测”，并且在接收到地址时生成脉冲，此处表示读取操作的开始。在ATD周期(也称为均衡或预充电周期)期间，选择的位线BLR0/1和参考位线BLREF上的电压等于电压参考电平。BLREF是存储器参考读取块702连接至差分放大器块703的节点处的电压。BLR0描绘了在选择的存储器单元707包含“0”(即，编程状态)的情况下存储器数据读取块701连接到差分放大器块703的节点处的电压。BLR1描绘了在选择的存储器单元707包含“1”的情况下的此类节点处的电压。(即，擦除状态)。DOUT表示输出720上的电压，并且SALATCH表示用于锁存器输出720的信号。因此，可以看出，在存储器单元“0”(编程状态)的均衡周期(ATD周期)之后电压BLR0/1变高，并且对于存储器单元“1”(擦除状态)来说变低。DOUT信号对于读取存储器单元“0”(BLR0>BLREF)来说变低，并且对于读取存储器单元“1”(BLR1<BLREF)来说变高。
现在将参考图9至图16描述比读出放大器电路700消耗更少功率的改善的读出放大器电路的实施方案。改善的读出放大器电路的每个实施方案可以用作图5和图6中的读出放大器电路507或读出放大器电路604。
改善的读出放大器电路的实施方案在图9中示出。读出放大器电路900包括连接到选择的存储器单元903的存储器数据读取块901、连接至参考单元904的存储器参考读取块902以及差分放大器块903。存储器数据读取块901、存储器参考读取块902和差分放大器块903包含先前针对存储器数据读取块701、存储器参考读取块702和差分放大器块703描述的许多相同组件，并且为了效率起见，这里不再描述这些组件。存储器数据读取块901提供感测节点922，该感测节点耦合到选择的位线(其连接到选择的存储器单元903)。存储器参考读取块902提供感测节点920，该感测节点耦合到参考位线和读取参考电流(NMOS晶体管905)。PMOS晶体管924和PMOS晶体管928用于将选择的位线和参考位线预充电至参考读取电压电平。PMOS晶体管924和PMOS晶体管928还可以用于通过在预充电之后以适当的泄漏补偿电平偏置那些线来补偿选择的位线和参考位线上的不希望的泄漏。
存储器参考读取块902包括NMOS晶体管905，该NMOS晶体管充当读取参考电流源并且有效地将来自存储器参考读取块902连接至差分放大器块903的节点的电流分流。
差分放大器块903包括电容器906，该电容器将差分放大器块903与存储器数据读取块901去耦；和电容器908，该电容器将差分放大器块903与存储器参考读取块902去耦。差分放大器块903进一步包括增压电路907和增压电路909，这些增压电路向差分放大器块内的比较器915的输入节点(节点912和节点913、输入交叉耦合对NMOS晶体管934和936的栅极/漏极节点)提供瞬态局部电压增压(预充电之后)(例如，将电压从1.05伏增到1.3伏)。另选地，可以将整个差分放大器块903增压至高于核心逻辑供应的另一高电压电平。
在操作期间，差分放大器块903将比较存储器数据读取块901汲取的电流与存储器参考读取块902汲取的电流以生成输出912。如果由存储器数据读取块901汲取的电流超过从存储器参考读取块902汲取的参考电流(表示“0”被存储在选择的存储器单元中)，则输出912将为低。如果从存储器数据读取块901汲取的电流小于从存储器参考读取块902汲取的电流(表示“1”被存储在选择的存储器单元中)，则输出912将为高。
存储器数据读取块901和存储器参考读取块902从功率总线911(也标记为VDDCORE)汲取功率，对于规模化技术节点(诸如28nm或更小)，该功率通常为1.05伏左右或更低。差分放大器块903从功率总线910(也被标记为VDDSA)汲取功率，该功率通常为1.05伏左右，有时称为核心逻辑供应。相比之下，应当回顾，在图7中，存储器数据读取块701和存储器参考读取块702需要3.0伏的IO供应功率源。因此，读出放大器电路900比读出放大器电路700消耗更少的功率。由于读出放大器电路900通过核心逻辑供应工作，因此所需的晶体管也是核心逻辑晶体管，因此读出放大器900的面积小于读出放大器700的面积。
图10描绘了用于读出放大器电路900的操作的示例性波形1000。ATD表示“地址变换检测”，并且在接收到地址时生成脉冲，此处表示读取操作的开始。在ATD周期(也称为均衡或预充电周期)期间，选择的位线BLR0/1和参考位线BLREF上的电压等于电压参考电平。BLREF是存储器参考读取块902连接至差分放大器块903的节点处的电压。BLR0描绘了在选择的存储器单元903包含“0”的情况下存储器数据读取块902连接到差分放大器块903的节点处的电压。BLR1描绘了在选择的存储器单元902包含“1”的情况下的此类节点处的电压。DOUT表示输出912上的电压，并且SALATCH表示用于锁存器输出912的信号。因此，可以看出，电压BLR0/BLR1/BLREF被局部增压至另一更高电压电平，例如，0.8v至1.3v。然后在局部增压之后，对于存储器单元“0”(编程状态)和对于存储器单元“1”(擦除状态)来说电压BLR0/1变低。选择的位线BLR0(读取存储器单元“0”)的斜降速率慢于参考位线BLREF的斜降速率。选择的位线BLR1(读取存储器单元“1”)的斜降速率快于参考位线BLREF的斜降速率。DOUT信号对于读取存储器单元“0”(BLR0>BLREF)来说变低，并且对于读取存储器单元“1”(BLR1<BLREF)来说变高。
与图8相比，在图10中可以看出，BLREF、BLR0和BLR1随着时间减小。这些信号最初是由于在感测操作开始时(在ATD均衡周期之后)由增压电路907和增压电路909提供的局部增压电压而开始为高的。该电压从自功率总线911获得的较低工作电压以及由选择的单元903、参考单元904和读取参考电流NMOS晶体管905汲取的电流随时间降低。与图8的相对应波形相比这导致了功率节省。
改善的读出放大器电路的另一实施方案在图11中示出。图11描绘了读出放大器电路1100，其包括存储器数据读取块1101、存储器参考读取块1102以及具有输出1104的差分放大器1103。读出放大器电路1100与读出放大器电路900相同，不同的是读出放大器电路1100不包含电容器906和电容器908。
改善的读出放大器电路的另一实施方案在图12中示出。图12描绘了读出放大器电路1200，其包括存储器数据读取块1201、存储器参考读取块1202以及具有输出1211的差分放大器1203。读出放大器电路1200包含与读出放大器电路900和读出放大器电路1100相同的许多组件，并且为了效率起见，将不再描述那些组件。
差分放大器1203包括开关1205和开关1207，这些开关在断开时提供局部电压增压；以及开关1204和开关1206，这些开关在闭合时将差分放大器1203的比较器部分的输入节点拉到接地。最初，开关1204和开关1206闭合以将电容器1216和电容器1218的第一(输入)端子拉到接地。同时，开关1205和开关1207闭合以将电容器1216和电容器1218的另一个(第二)端子初始化为初始电压。然后断开开关1204/1206/1205/1207。接着，使能PMOS晶体管1234和PMOS晶体管1238以将电容器1216和电容器1218的第一端子拉到另一电压电平，诸如核心逻辑供应。通过电容器1216和电容器1218的电容耦合动作，第二端子将从初始电压增加至增压电压。差分放大器1203进一步包括电容器1208以及NMOS晶体管1209和NMOS晶体管1210，它们共同有助于抵消由于晶体管失配或其他差异否则将存在于对比较器部分的输入中的任何电压偏移。差分放大器1203进一步包括交叉耦合的反相器对1223/1224和交叉耦合的反相器对1225/1226，其中NMOS晶体管1224和NMOS晶体管1226充当NMOS输入对同时解耦源极，将它们的源极连接到偏置电流，从而分别使能NMOS晶体管1209和NMOS晶体管1210。由于输入对具有其彼此去耦的源极，因此它们在初始化周期处保持其自稳态栅-源极电压，因此在输入对的栅-源极电压之间不存在偏移。这导致了输入对之间的减少的偏移。该方案在本文中将被称为交叉成对的源极去耦比较方案，在比较瞬态使能周期期间，电容器1208起到AC短路晶体管1224和晶体管1226的源极的作用。另选地，可以移除电容器1208。
改善的读出放大器电路的另一实施方案在图13中示出。图13描绘了读出放大器电路1300，其包括存储器数据读取块1301、存储器参考读取块1302以及具有输出1304的差分放大器1303。读出放大器电路1300与读出放大器电路1200相同，不同的是读出放大器电路1300不包含电容器1208以及NMOS晶体管1209和NMOS晶体管1210。
改善的读出放大器电路的另一实施方案在图14中示出。图14描绘了读出放大器电路1400，其包括存储器数据读取块1401、存储器参考读取块1402以及具有输出1404的差分放大器1403。
读出放大器电路1400包含与读出放大器电路900、读出放大器电路1100、读出放大器电路1200和读出放大器电路1300相同的许多组件，并且为了效率起见，将不再描述那些组件。差分放大器块1403包括输入对PMOS晶体管1405和1406、负载交叉耦合的反相器1413/1414和负载交叉耦合的反相器1415/1416，以及提供局部自定时特征的电流偏置使能NMOS晶体管1407和电流偏置使能NMOS晶体管1408。感测节点1422(来自电路块1401)和参考节点1420(来自电路块1402)耦合到PMOS对1405和1406的栅极。PMOS对1405和1406将它们的漏极耦合到交叉耦合的反相器1413/1414和交叉耦合的反相器1415/1416。晶体管1407和晶体管1408用于在感测之前将交叉耦合的反相器1413/1414和交叉耦合的反相器1415/1416设置为已知状态。PMOS晶体管1424和PMOS晶体管1428用于将感测节点1422和参考节点1420预充电至最佳的预充电感测电平，诸如小于PMOS晶体管1405/1406的栅-源极电压的50mv(在某个有效的感测时间形成之前不接通它们)。电路1400的操作如下。ATD周期用于将感测节点1422和参考节点1420预充电至预充电电平。在该ATD周期期间，NMOS晶体管1407和NMOS晶体管1408用于将输出节点1404和输出节点1407复位至接地电平。在ATD周期之后，感测节点1422开始斜降至接地，该速率取决于选择的存储器单元电流。在ATD周期之后，参考节点1420也开始斜降至接地，该速率分别取决于读取参考电流(和/或参考单元电流)。
任何节点沿着进一步下降将接通PMOS晶体管1405或PMOS晶体管1406，此时，功率供应1450将耦合到交叉耦合的反相器1413/1414和交叉耦合的反相器1415/1416以将它们接通。假设感测节点1422(感测存储器单元“1”)将首先接通PMOS晶体管1405，则这继而将接通PMOS晶体管1413，该PMOS晶体管将节点1407耦合到高电压，该高电压自动关闭PMOS晶体管1415。实际上，此时输出感测数据被锁存在交叉耦合的反相器1413/1414和交叉耦合的反相器1415/1416中。此时，PMOS晶体管1406不再影响比较，因为其感测路径被切断。因此，在节点1407或节点1414处，将与满功率供应电平自动完成比较。对于感测存储器单元“0”的情况，在节点1404达到高供应电平并且PMOS晶体管1413被切断时，情况反转。因此，该电路利用自动自定时感测和锁存方案进行工作。
图15示出了读出放大器1400的感测波形1500。如图所示，在ATD均衡周期之后的感测周期期间，在全功率供应电平下自动感测DOUT电平。不存在感测所需的使能(时钟或触发)信号，诸如进入图9中的晶体管937和晶体管932的栅极的使能(时钟或触发)信号。
改善的读出放大器电路的另一实施方案在图16中示出。读出放大器电路1600包括存储器数据读取块1601、存储器参考读取块1602以及具有输出1604的差分放大器1603。
读出放大器电路1600包含与读出放大器电路900、读出放大器电路1100、读出放大器电路1200、读出放大器电路1300和读出放大器电路1400相同的许多组件，并且为了效率起见，将不再描述那些组件。差分放大器块1603包括PMOS使能晶体管1607、PMOS使能晶体管1608、PMOS使能晶体管1609和PMOS使能晶体管1610；输入对NMOS晶体管1611、输入对NMOS晶体管1612和电流偏置(使能)NMOS晶体管1613；以及增压电路1605和增压电路1606。NMOS晶体管1611和NMOS晶体管1612分别将它们的漏极(节点1632和节点1603)分别耦合到交叉耦合的负载反相器1633/1634和交叉耦合的负载反相器1635/1636。增压电路1605和增压电路1606使输入对NMOS晶体管1611和1612的局部漏极节点1632和局部漏极节点1630(交叉耦合NMOS对1634和1636的局部源极)增压。另选地，可以使交叉耦合的负载反相器1633/1634和交叉耦合的负载反相器1635/1636的输出节点增压。另选地，可以使整个电路1603增压。感测节点1622(由电路块1601提供)和参考节点1620(由电路块1602提供)分别耦合到输入NMOS晶体管对1611和1612的栅极。
图17描绘了闪存存储器系统的另一实施方案。闪存存储器系统1700包括与闪存存储器系统500和闪存存储器系统600相同的许多部件。闪存存储器系统1700以较慢的速度为代价具有改善的精度。该方案可以用于，例如在系统的操作寿命期间测试或验证存储器阵列的边缘(以避免诸如尾状分布或差、弱编程的或弱擦除的存储器位的问题)。开关1710x、开关1712x、开关1720x和开关1722x(其中x可在a至n-1的范围内)用于将附加的位线电容耦合到感测电路1702x，用于使(BLR0/BLR1/BLREF的)斜坡速率降缓的目的。在较慢的斜坡时间的情况下，获得更高的比较精度。例如，对于感测电路1702a，从ymux(y-多路复用器)505a、开关1720a和开关1712a连接的选择的位线被闭合以耦合到从ymux 506b连接的未选择的位线中。对于通过ymux 506a连接的感测电路1702a的参考侧，可以通过对ymux 506a进行ymux解码进行使能来连接附加的未选择的位线。
在闪存存储器系统1700中，另一感测的方法如下。单个比特的用户数据(即，“0”或“1”)被存储在两个冗余存储器单元中(在同一行中的相邻列中)而不是仅存储在一个存储器单元中。在读取操作期间，两个单元连接到位线，这些位线将数据提供至读出放大器，同时适当使能开关并进行解码。例如，可以将数据(“1”和“1”，或“0”和“0”)提供至读出放大器电路1702a和读出放大器电路1702b。参考数据也将从参考阵列、电流镜或其它地方提供给读出放大器电路1702a和读出放大器电路1702b。两个读出放大器电路的输出将是XNOR’d(1和1＝1；0和0＝1；1和0＝0；0和1＝0)，并且最终结果将是读取操作的输出(即，作为读取操作的一部分而寻找的该比特的用户数据)。
图18描绘了用于生成电压IR_VREF_P的现有技术电压源1800，该电压用于控制图7中的PMOS晶体管704的栅极。电压源1800包括PMOS晶体管1801、NMOS晶体管1802和比较器1803。比较器1803和NMOS晶体管形成闭环，以推动固定的VREF电压进入晶体管1802的源极。晶体管1802的源极耦合到存储器阵列(诸如图5中的参考阵列509)中的参考单元。因此，将固定的VREF电压叠加到参考元件(诸如参考存储器单元的位线)。然后将来自参考单元的读取参考电流在PMOS晶体管1801中镜像到感测电路中。
图19描绘了用于生成电压IR_VREF_P和电压IR_VREF_N以用于在上述读出放大器电路的实施方案中使用的电压源1900。电压源1900包括PMOS晶体管1901和PMOS晶体管1904、NMOS晶体管1902、NMOS晶体管1904和NMOS晶体管1905以及比较器1903。PMOS晶体管1901中的读取参考电流(例如，来自参考存储器单元)被镜像到PMOS晶体管1904中并被叠加到二极管连接的NMOS晶体管1905中。然后将NMOS晶体管1905中的读取参考电流被镜像到感测电路中。
现在将参考图20和图21提供用于可以用作图9和图11中的增压电路907和增压电路909以及图16中的增压电路1605和增压电路1606的电路的示例。
图20描绘了增压电路2000。增压电路2000包括NMOS晶体管2001、电容器2002、开关2005、初始电压源Vinit 2006和输入信号2003(也标记为V-CLKBST)。另一实施方案可以具有在其他电路中的其他位置实现的开关2005和Vinit 2006。增压电路2000输出增压电压V增压2004。在操作期间，最初，开关2005被接通以将增压电压节点2007初始化为Vinit电压2006，诸如核心逻辑供应1.05v。然后关闭开关2005。输入信号2003随后向电容器2002提供脉冲，该脉冲瞬时地在电压方面使增压电压节点2007增加，等于输入脉冲2003上的Vinit电压加上电压电平V-CLKBST。可以通过相对于输出节点V增压2004处的电容调整电容器2002的大小来调整增压的电压电平。这继而使得NMOS晶体管2001接通并将增压电压从增压电压节点2007转移到输出V增压2004中，并使增压电压V增压2004上升至大约等于Vinit+V-CLKBST减去NMOS晶体管2001的阈值电压的电平。将脉冲用于输入信号2003和电容器2002使得增压电压2004仅在有限的时间段内升高，从而提供电压方面的瞬时增压。
图21描绘了增压电路2100。增压电路2100包括开关2101和开关2105、电容器2102、Vinit电压2106和输入信号2103(也标记为V-CLKBST)。增压电路2100输出增压电压V增压2104。在操作期间，最初，开关2105和开关2101被接通以将增压电压节点2107和输出节点V增压2104初始化为Vinit电压2108，诸如核心逻辑供应1.05v。然后关闭开关2105。输入信号2103然后向电容器2102提供脉冲，该脉冲瞬时地在电压方面增加，导致增压电压2107和输出节点V增压2104上升至大约等于输入脉冲2103上的Vinit电压加上电压电平V-CLKBST的电平。可以通过相对于输出节点V增压2104处的电容调整电容器2102的大小来调整增压的电压电平。然后关闭开关2101以将输出节点V增压2104与增压电压节点2107隔离。在上述感测电路中，增压电路被施加到差分放大器的两个输入。另选的实施方案可以利用仅在图7至图16的差分放大器的输入中的一个上的增压电路。例如，在图9中，仅增压电路909可以用于将参考节点920增压至更高的电压电平。这在图22中进行了描绘，其中读出放大器电路2200与图9中的读出放大器电路900相同，不同的是增压电路907已被移除。这为感测操作形成了偏移，这有利于感测选择的存储器单元中的“1”。另选地，可以实现单面增压型差分感测以有利于感测选择的存储器单元中的“0”。可对图7至图8和图10至图16的读出放大器电路进行类似的更改。

Claims (86)

1.一种闪存存储器系统，包括：
第一阵列，所述第一阵列包括组织成行和列的闪存存储器单元；
第二阵列，所述第二阵列包括组织成行和列的闪存存储器单元；
读出放大器电路，所述读出放大器电路在第一节点处耦合到所述第一阵列，并且在第二节点处耦合到所述第二阵列，所述读出放大器包括：
参考电流发生器，所述参考电流发生器耦合到所述第二阵列中的参考存储器单元；
第一电路块，所述第一电路块耦合到所述第一阵列中的选择的闪存存储器单元；
第二电路块，所述第二电路块耦合到所述参考电流发生器；
第三电路块，所述第三电路块用于响应于读取请求将来自所述第一节点的电流与来自所述第二节点的电流进行比较，并且生成指示存储在所述选择的存储器单元中的值的输出；
第一增压电路，所述第一增压电路耦合到所述第一节点，用于响应于所述读取请求来增压所述第一节点的所述电压；
第二增压电路，所述第二增压电路耦合到所述第二节点，用于响应于所述读取请求来增压所述第二节点的所述电压。
2.根据权利要求1所述的系统，其中所述第二阵列为虚拟阵列。
3.根据权利要求1所述的系统，其中所述第二阵列包含用户数据。
4.根据权利要求1所述的系统，其中所述第一增压电路通过第一电容器耦合到所述第一节点，并且所述第二增压电路通过第二电容器耦合到所述第二节点。
5.根据权利要求1所述的系统，其中所述第一增压电路包括：
NMOS晶体管，所述NMOS晶体管包括第一端子、第二端子和栅极，其中所述NMOS晶体管的所述第一端子耦合到电压源，并且所述NMOS晶体管的所述第二端子耦合到所述第一节点；
电容器，所述电容器包括第一端子和第二端子，其中所述电容器的所述第一端子接收控制信号，并且所述电容器的所述第二端子耦合到所述NMOS晶体管的栅极。
6.根据权利要求5所述的系统，其中所述第二增压电路包括：
NMOS晶体管，所述NMOS晶体管包括第一端子、第二端子和栅极，其中所述NMOS晶体管的所述第一端子耦合到电压源，并且所述NMOS晶体管的所述第二端子耦合到所述第二节点；
电容器，所述电容器包括第一端子和第二端子，其中所述电容器的所述第一端子接收控制信号，并且所述电容器的所述第二端子耦合到所述NMOS晶体管的所述栅极。
7.根据权利要求1所述的系统，其中所述第一增压电路包括：
第一开关，所述第一开关选择性地耦合到电压源；
电容器，所述电容器包括第一端子和第二端子，其中当第一开关闭合时，所述电容器的所述第一端子选择性地耦合以接收控制信号，并且当第二开关闭合时，所述电容器的所述第二端子耦合到所述第一节点并且选择性地耦合到电压源。
8.根据权利要求7所述的系统，其中所述第二增压电路包括：
第一开关，所述第一开关选择性地耦合到电压源；
电容器，所述电容器包括第一端子和第二端子，其中当第一开关闭合时，所述电容器的所述第一端子选择性地耦合以接收控制信号，并且当第二开关闭合时，所述电容器的所述第二端子耦合到所述第二节点并且选择性地耦合到电压源。
9.根据权利要求1所述的系统，其中所述参考电流发生器包括电流镜。
10.根据权利要求1所述的系统，其中所述闪存存储器单元中的每一个是分离栅极源极侧注入式闪存存储器单元。
11.根据权利要求1所述的系统，其中所述闪存存储器单元中的每一个是具有端头擦除的源极侧注入式闪存存储器单元。
12.一种闪存存储器系统，包括：
第一阵列，所述第一阵列包括组织成行和列的闪存存储器单元；
第二阵列，所述第二阵列包括组织成行和列的闪存存储器单元；
读出放大器电路，所述读出放大器电路在第一节点处耦合到所述第一阵列，并且在第二节点处耦合到所述第二阵列，所述读出放大器包括：
第一电路块，所述第一电路块耦合到所述第一阵列中的选择的闪存存储器单元；
第二电路块，所述第二电路块耦合到所述第二阵列中的参考闪存存储器单元；
第三电路块，所述第三电路块用于响应于读取请求将来自所述第一节点的电流与来自所述第二节点的电流进行比较，并且生成指示存储在所述选择的存储器单元中的值的输出；
第一增压电路，所述第一增压电路耦合到所述第一节点，用于响应于所述读取请求来增压所述第一节点的所述电压；
第二增压电路，所述第二增压电路耦合到所述第二节点，用于响应于所述读取请求来增压所述第二节点的所述电压。
13.根据权利要求12所述的系统，其中所述第二阵列为虚拟阵列。
14.根据权利要求12所述的系统，其中所述第二阵列包含用户数据。
15.根据权利要求12所述的系统，其中所述第一增压电路通过第一电容器耦合到所述第一节点，并且所述第二增压电路通过第二电容器耦合到所述第二节点。
16.根据权利要求12所述的系统，其中所述第一增压电路包括：
NMOS晶体管，所述NMOS晶体管包括第一端子、第二端子和栅极，其中所述NMOS晶体管的所述第一端子耦合到电压源，并且所述NMOS晶体管的所述第二端子耦合到所述第一节点；
电容器，所述电容器包括第一端子和第二端子，其中所述电容器的所述第一端子接收控制信号，并且所述电容器的所述第二端子耦合到所述NMOS晶体管的所述栅极。
17.根据权利要求16所述的系统，其中所述第二增压电路包括：
NMOS晶体管，所述NMOS晶体管包括第一端子、第二端子和栅极，其中所述NMOS晶体管的所述第一端子耦合到电压源，并且所述NMOS晶体管的所述第二端子耦合到所述第二节点；
电容器，所述电容器包括第一端子和第二端子，其中所述电容器的所述第一端子接收控制信号，并且所述电容器的所述第二端子耦合到所述NMOS晶体管的所述栅极。
18.根据权利要求12所述的系统，其中所述第一增压电路/增压电路包括：
第一开关，所述第一开关选择性地耦合到电压源；
电容器，所述电容器包括第一端子和第二端子，其中当第一开关闭合时，所述电容器的所述第一端子选择性地耦合以接收控制信号，并且当第二开关闭合时，所述电容器的所述第二端子耦合到所述第一节点并且选择性地耦合到电压源。
19.根据权利要求18所述的系统，其中所述第二增压电路包括：
第一开关，所述第一开关选择性地耦合到电压源；
电容器，所述电容器包括第一端子和第二端子，其中当第一开关闭合时，所述电容器的所述第一端子选择性地耦合以接收控制信号，并且当第二开关闭合时，所述电容器的所述第二端子耦合到所述第二节点并且选择性地耦合到电压源。
20.根据权利要求12所述的系统，其中所述参考电流发生器包括电流镜。
21.根据权利要求12所述的系统，其中所述闪存存储器单元中的每一个是分离栅极源极侧注入式闪存存储器单元。
22.根据权利要求12所述的系统，其中所述闪存存储器单元中的每一个是具有端头擦除的源极侧注入闪存存储器单元。
23.一种闪存存储器系统，包括：
第一阵列，所述第一阵列包括组织成行和列的闪存存储器单元；
第二阵列，所述第二阵列包括组织成行和列的闪存存储器单元；
读出放大器电路，所述读出放大器电路在第一节点处耦合到所述第一阵列，并且在第二节点处耦合到所述第二阵列，所述读出放大器包括：
参考电流发生器，所述参考电流发生器耦合到所述第二阵列中的参考存储器单元；
第一电路块，所述第一电路块耦合到所述第一阵列中的选择的闪存存储器单元；
第二电路块，所述第二电路块耦合到所述参考电流发生器；
第三电路块，所述第三电路块用于响应于读取请求将来自所述第一节点的电流与来自所述第二节点的电流进行比较，并且生成指示存储在所述选择的存储器单元中的值的输出；和
增压电路，所述增压电路耦合到所述第一节点或所述第二节点，用于响应于所述读取请求来增压所述第一节点或所述第二节点的所述电压。
24.根据权利要求23所述的系统，其中所述第二阵列为虚拟阵列。
25.根据权利要求23所述的系统，其中所述第二阵列包含用户数据。
26.根据权利要求23所述的系统，其中所述增压电路通过电容器耦合到所述第一节点或所述第二节点。
27.根据权利要求23所述的系统，其中所述增压电路包括：
NMOS晶体管，所述NMOS晶体管包括第一端子、第二端子和栅极，其中所述NMOS晶体管的所述第一端子耦合到电压源，并且所述NMOS晶体管的所述第二端子耦合到所述第一节点；
电容器，所述电容器包括第一端子和第二端子，其中所述电容器的所述第一端子接收控制信号，并且所述电容器的所述第二端子耦合到所述NMOS晶体管的所述栅极。
28.根据权利要求23所述的系统，其中所述增压电路包括：
第一开关，所述第一开关选择性地耦合到电压源；
电容器，所述电容器包括第一端子和第二端子，其中当第一开关闭合时，所述电容器的所述第一端子选择性地耦合以接收控制信号，并且当第二开关闭合时，所述电容器的所述第二端子耦合到所述第一节点并且选择性地耦合到电压源。
29.根据权利要求23所述的系统，其中所述参考电流发生器包括电流镜。
30.根据权利要求23所述的系统，其中所述闪存存储器单元中的每一个是分离栅极源极侧注入式闪存存储器单元。
31.根据权利要求23所述的系统，其中所述闪存存储器单元中的每一个是具有端头擦除的源极侧注入式闪存存储器单元。
32.一种闪存存储器系统，包括：
第一阵列，所述第一阵列包括组织成行和列的闪存存储器单元；
第二阵列，所述第二阵列包括组织成行和列的闪存存储器单元；
读出放大器电路，所述读出放大器电路在第一节点处耦合到所述第一阵列，并且在第二节点处耦合到所述第二阵列，所述读出放大器包括：
第一电路块，所述第一电路块耦合到所述第一阵列中的选择的闪存存储器单元；
第二电路块，所述第二电路块耦合到所述第二阵列中的参考闪存存储器单元；
第三电路块，所述第三电路块用于响应于读取请求将来自所述第一节点的电流与来自所述第二节点的电流进行比较，并且生成指示存储在所述选择的存储器单元中的值的输出；
增压电路，所述增压电路耦合到所述第一节点或所述第二节点，用于响应于所述读取请求来增压所述第一节点或所述第二节点的所述电压。
33.根据权利要求32所述的系统，其中所述第二阵列为虚拟阵列。
34.根据权利要求32所述的系统，其中所述第二阵列包含用户数据。
35.根据权利要求32所述的系统，其中所述增压电路通过电容器耦合到所述第一节点或所述第二节点。
36.根据权利要求32所述的系统，其中所述增压电路包括：
NMOS晶体管，所述NMOS晶体管包括第一端子、第二端子和栅极，其中所述NMOS晶体管的所述第一端子耦合到电压源，并且所述NMOS晶体管的所述第二端子耦合到所述第一节点；
电容器，所述电容器包括第一端子和第二端子，其中所述电容器的所述第一端子接收控制信号，并且所述电容器的所述第二端子耦合到所述NMOS晶体管的所述栅极。
37.根据权利要求32所述的系统，其中所述增压电路包括：
第一开关，所述第一开关选择性地耦合到电压源；
电容器，所述电容器包括第一端子和第二端子，其中当第一开关闭合时，所述电容器的所述第一端子选择性地耦合以接收控制信号，并且当第二开关闭合时，所述电容器的所述第二端子耦合到所述第一节点并且选择性地耦合到电压源。
38.根据权利要求32所述的系统，其中所述参考电流发生器包括电流镜。
39.根据权利要求32所述的系统，其中所述闪存存储器单元中的每一个是分离栅极源极侧注入式闪存存储器单元。
40.根据权利要求32所述的系统，其中所述闪存存储器单元中的每一个是具有端头擦除的源极侧注入式闪存存储器单元。
41.一种闪存存储器读出放大器，所述闪存存储器读出放大器在第一节点处耦合到数据存储器阵列，并且在第二节点处耦合到参考电路，所述闪存存储器读出放大器包括：
第一电路块，所述第一电路块耦合到所述数据存储器阵列中的选择的闪存存储器单元；
第二电路块，所述第二电路块耦合到所述参考电路；
第三电路块，所述第三电路块用于响应于读取请求将来自所述第一节点的电流与来自所述第二节点的电流进行比较，并且生成指示存储在所述选择的存储器单元中的值的输出；和
第一增压电路，所述第一增压电路耦合到所述第二节点，用于响应于所述读取请求来增压所述第二节点的所述电压。
42.根据权利要求41所述的闪存存储器读出放大器，进一步包括一个或多个预充电电路，用于将所述第一节点预充电到偏置电压电平，并将所述第二节点预充电到偏置电压电平。
43.根据权利要求42所述的闪存存储器读出放大器，其中所述第三电路块被配置为在所述一个或多个预充电电路向所述第一节点施加预充电并且向所述第二节点施加预充电之后，在所述第一节点的电压和所述第二节点的电压斜降的同时，比较来自所述第一节点的电流和来自所述第二节点的电流。
44.根据权利要求41所述的闪存存储器读出放大器，其中所述第一电路块包括耦合到所述第一节点的电容器，用于将所述第三电路块从所述数据存储器阵列去耦，并且其中所述第二电路块包括耦合到所述第二节点的电容器，用于将所述第三电路块从所述参考电路去耦。
45.根据权利要求41所述的闪存存储器读出放大器，进一步包括第二增压电路，所述第二增压电路耦合到所述第一节点，用于响应于所述读取请求来增压所述第一节点的所述电压。
46.一种闪存存储器源极去耦读出放大器，所述闪存存储器源极去耦读出放大器在第一节点处耦合到数据存储器阵列，并在第二节点处耦合到参考电路，所述闪存存储器源极去耦读出放大器包括：
源极去耦输入对电路块，所述源极去耦输入对电路块用于响应于读取请求将来自所述第一节点的电流与来自所述第二节点的电流进行比较，并且生成指示存储在所述选择的存储器单元中的值的输出；和
第一增压电路，所述第一增压电路耦合到所述第二节点，用于响应于所述读取请求来增压所述第二节点的所述电压。
47.根据权利要求46所述的闪存存储器源极去耦读出放大器，进一步包括一个或多个预充电电路，用于将所述第一节点预充电到偏置电压电平，并将所述第二节点预充电到偏置电压电平。
48.根据权利要求47所述的闪存存储器源极去耦读出放大器，其中所述源极去耦输入对电路块被配置为在所述一个或多个预充电电路向所述第一节点施加预充电并且向所述第二节点施加预充电之后，在所述第一节点的电压和所述第二节点的电压斜降的同时，比较来自所述第一节点的电流和来自所述第二节点的电流。
49.根据权利要求46所述的闪存存储器源极去耦读出放大器，其中所述源极去耦输入对电路块包括耦合到所述第一节点的电容器，用于将所述源极去耦输入对电路块从所述数据存储器阵列去耦，并且其中所述第二电路块包括耦合到所述第二节点的电容器，用于将所述源极去耦输入对电路块从所述参考电路去耦。
50.根据权利要求46所述的闪存存储器源极去耦读出放大器，进一步包括第二增压电路，所述第二增压电路耦合到所述第一节点，用于响应于所述读取请求来增压所述第一节点的所述电压。
51.一种闪存存储器自定时读出放大器，所述闪存存储器自定时读出放大器在第一节点处耦合到数据存储器阵列，并在第二节点处耦合到参考电路，所述闪存存储器自定时读出放大器包括：
差分放大器电路块，所述差分放大器电路块用于响应于读取请求，比较来自所述第一节点的电流和来自所述第二节点的电流，并生成指示存储在所述数据存储器阵列中的选择的存储器单元中的值的输出，所述差分放大器电路块包括自定时感测和锁存电路。
52.根据权利要求51所述的闪存存储器自定时源极去耦读出放大器，进一步包括一个或多个预充电电路，用于将所述第一节点预充电到偏置电压电平，并将所述第二节点预充电到偏置电压电平。
53.根据权利要求52所述的闪存存储器自定时源极去耦读出放大器，其中所述差分放大器电路被配置为在所述一个或多个预充电电路向所述第一节点施加预充电并且向所述第二节点施加预充电之后，在所述第一节点的电压和所述第二节点的电压斜降的同时，比较来自所述第一节点的电流和来自所述第二节点的电流。
54.根据权利要求51所述的闪存存储器自定时源极去耦读出放大器，其中所述自定时感测和锁存电路被配置为在所述差分放大器电路块正在将来自所述第一节点的电流与来自所述第二节点的电流进行比较时进行自锁存。
55.根据权利要求51所述的闪存存储器自定时源极去耦读出放大器，进一步包括：
第一增压电路，所述第一增压电路耦合到所述第一节点，用于响应于所述读取请求来增压所述第一节点的所述电压；和
第二增压电路，所述第二增压电路耦合到所述第二节点，用于响应于所述读取请求来增压所述第二节点的所述电压。
56.根据权利要求51所述的闪存存储器自定时源极去耦读出放大器，其中所述差分放大器电路块包括耦合到所述第一节点的电容器，用于将所述差分放大器电路块从所述数据存储器阵列去耦，并且其中所述第二电路块包括耦合到所述第二节点的电容器，用于将所述差分放大器电路块从所述参考电路去耦。
57.一种闪存存储器读出放大器，所述闪存存储器读出放大器在第一节点处耦合到数据存储器阵列，并在第二节点处耦合到参考电路，所述闪存存储器读出放大器包括：
第一电路块，所述第一电路块耦合到所述数据存储器阵列中的选择的闪存存储器单元；
第二电路块，所述第二电路块耦合到所述参考电路；
第三电路块，所述第三电路块用于响应于读取请求将来自所述选择的存储器单元的电流与来自所述参考电路的读取参考电流进行比较，并且生成指示存储在所述选择的存储器单元中的值的输出；
第一增压电路，所述第一增压电路耦合到所述第三电路块的交叉耦合NMOS对的第一源极节点，用于响应于所述读取请求来增压所述第一源极节点的电压；
第二增压电路，所述第二增压电路耦合到所述第三电路块的交叉耦合NMOS对的第二源极节点，用于响应于所述读取请求来增压所述第二源极节点的电压。
58.根据权利要求57所述的闪存存储器读出放大器，进一步包括一个或多个预充电电路，用于将所述第一节点预充电到偏置电压电平，并将所述第二节点预充电到偏置电压电平。
59.根据权利要求57所述的闪存存储器读出放大器，其中所述第一电路块包括耦合到所述第一节点的电容器，用于将所述第三电路块从所述数据存储器阵列去耦，并且其中所述第三电路块包括耦合到所述第二节点的电容器，用于将所述第三电路块从所述参考电路去耦。
60.根据权利要求57所述的闪存存储器读出放大器，其中所述选择的存储器单元是分离栅极源极侧注入式闪存存储器单元。
61.根据权利要求57所述的闪存存储器读出放大器，其中所述选择的存储器单元是具有端头擦除的源极侧注入式闪存存储器单元。
62.一种闪存存储器读出放大器，所述闪存存储器读出放大器在第一节点处耦合到数据存储器阵列，并在第二节点处耦合到参考电路，所述闪存存储器读出放大器包括：
第一电路块，所述第一电路块耦合到所述数据存储器阵列中的选择的闪存存储器单元；
第二电路块，所述第二电路块耦合到所述参考电路；
第三电路块，所述第三电路块用于响应于读取请求将来自所述选择的存储器单元的电流与来自所述参考电路的电流进行比较，并且生成指示存储在所述选择的存储器单元中的值的输出；
第一增压电路，所述第一增压电路耦合到所述第三电路块的第一源极节点，用于响应于所述读取请求来增压所述第一源极节点的电压；和
第二增压电路，所述第二增压电路耦合到所述第三电路块的第二节点，用于响应于所述读取请求来增压所述第二源极节点的电压。
63.根据权利要求62所述的闪存存储器读出放大器，进一步包括一个或多个预充电电路，用于将所述第一节点预充电到偏置电压电平，并将所述第二节点预充电到偏置电压电平。
64.根据权利要求62所述的闪存存储器读出放大器，其中所述第一电路块包括耦合到所述第一节点的电容器，用于将所述第三电路块从所述数据存储器阵列去耦，并且其中所述第三电路块包括耦合到所述第二节点的电容器，用于将所述第三电路块从所述参考电路去耦。
65.根据权利要求62所述的闪存存储器读出放大器，其中所述选择的存储器单元是分离栅极源极侧注入式闪存存储器单元。
66.根据权利要求62所述的闪存存储器读出放大器，其中所述选择的存储器单元是具有端头擦除的源极侧注入式闪存存储器单元。
67.根据权利要求62所述的闪存存储器读出放大器，其中所述参考电路包括耦合到所述第二电路块的未选择的位线。
68.根据权利要求62所述的闪存存储器读出放大器，其中所述闪存存储器读出放大器中的所有晶体管使用由所述数据存储器阵列中的所述闪存存储器单元所利用的供电电压来操作。
69.一种确定存储在闪存存储器系统中的选择的存储器单元中的值的方法，所述闪存存储器系统包括第一闪存存储器存储器单元阵列、第二闪存存储器单元阵列和读出放大器电路，所述方法包括：
在所述读出放大器电路中的第一节点处增压电压；
在所述读出放大器电路中的第二节点处增压电压；
将所述选择的存储器单元连接到所述读出放大器电路；
将参考存储器单元连接到所述读出放大器电路；
比较所述第一节点处的电流和所述第二节点处的电流，并且生成指示存储在所述选择的存储器单元中的值的输出。
70.根据权利要求69所述的方法，其中所述选择的存储器单元是分离栅极源极侧注入式闪存存储器单元。
71.根据权利要求69所述的方法，其中所述选择的存储器单元是具有端头擦除的源极侧注入式闪存存储器单元。
72.一种感测选择的闪存存储器单元的方法，包括：
将感测节点预充电至预充电电压电平，其中所述感测节点耦合到所述选择的闪存存储器单元；
将所述感测节点的所述电压增压至高于所述预充电电压电平的增压的电压电平；以及
将所述感测节点与参考节点进行比较以确定存储在所述选择的闪存存储器单元中的值。
73.根据权利要求72所述的方法，其中所述比较步骤在所述感测节点的所述电压正在斜降的同时进行。
74.根据权利要求73所述的方法，其中所述比较步骤在所述参考节点的所述电压正在斜降的同时进行。
75.根据权利要求72所述的方法，进一步包括增压所述参考节点的所述电压。
76.根据权利要求72所述的方法，其中所述参考节点耦合到读取参考偏置源。
77.根据权利要求76所述的方法，其中所述读取参考偏置源包括参考阵列。
78.根据权利要求72所述的方法，其中所述感测节点通过电容器与所述选择的闪存存储器单元去耦。
79.根据权利要求72所述的方法，其中所述比较步骤由差分放大器执行。
80.根据权利要求72所述的方法，其中所述比较步骤由差分放大器执行。
81.根据权利要求80所述的方法，其中所述感测节点和所述参考节点是所述差分放大器的交叉耦合NMOS对的源极。
82.根据权利要求81所述的方法，其中所述感测节点和所述参考节点耦合到所述差分放大器的输入对的漏极。
83.根据权利要求80所述的方法，其中所述不同放大器包括具有去耦源极的输入晶体管对。
84.根据权利要求72所述的方法，其中所述比较步骤包括对指示所述选择的存储器单元中存储的所述值的输出自定时自动锁存。
85.根据权利要求72所述的方法，其中所述选择的存储器单元是分离栅极源极侧注入式闪存存储器单元。
86.根据权利要求72所述的方法，其中所述选择的存储器单元是具有端头擦除的源极侧注入式闪存存储器单元。
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