CN110911363A - 半导体封装结构 - Google Patents
半导体封装结构 Download PDFInfo
- Publication number
- CN110911363A CN110911363A CN201910864404.8A CN201910864404A CN110911363A CN 110911363 A CN110911363 A CN 110911363A CN 201910864404 A CN201910864404 A CN 201910864404A CN 110911363 A CN110911363 A CN 110911363A
- Authority
- CN
- China
- Prior art keywords
- package structure
- semiconductor package
- heat dissipation
- semiconductor
- semiconductor die
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
- H01L23/427—Cooling by change of state, e.g. use of heat pipes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
- H01L23/467—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing gases, e.g. air
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
- H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
- H01L2224/331—Disposition
- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本发明提供一种半导体封装结构,其包含封装衬底、半导体裸片、蒸汽腔和热消散设备。所述封装衬底具有第一表面和与所述第一表面相对的第二表面。所述半导体裸片电连接到所述封装衬底的所述第一表面。所述蒸汽腔热连接到所述半导体裸片的第一表面。所述蒸汽腔界定用于容纳第一工作液体的封闭室。所述热消散设备热连接到所述蒸汽腔。所述热消散设备界定用于容纳第二工作液体的大体封闭空间。
Description
相关申请的交叉引用
本申请要求2018年9月14日申请的第62/731,712号美国临时申请及2019年9月10日递交的第16/566,495号美国非临时申请的权益和优先权,所述申请的内容以全文引用的方式并入本文中。
技术领域
本公开涉及半导体封装结构,且涉及包含蒸汽腔(vapor chamber)的半导体封装结构。
背景技术
半导体封装结构的规范可包含高速数据传输容量、高数据容量和小占用面积。散热也是此类半导体封装结构的一个问题。在操作期间,高速数据传输可导致产生大量热量并且可使半导体封装结构的温度升高。归因于半导体封装结构的小尺寸,可能难以消散所述热量。如果热量无法有效地消散,那么可降低半导体封装结构的性能,或半导体封装结构可能损坏或呈现为无法操作。
发明内容
在一些实施例中,一种半导体封装结构包含封装衬底、半导体裸片、蒸汽腔和热消散设备(heat dissipating device)。所述封装衬底具有第一表面和与所述第一表面相对的第二表面。所述半导体裸片电连接到所述封装衬底的所述第一表面。所述蒸汽腔热连接到所述半导体裸片的第一表面。所述蒸汽腔界定用于容纳第一工作液体的封闭室。所述热消散设备热连接到所述蒸汽腔。所述热消散设备界定用于容纳第二工作液体的大体封闭空间。
在一些实施例中,一种半导体封装结构包含封装衬底、半导体裸片、蒸汽腔和热消散设备。所述半导体裸片电连接到所述封装衬底。所述蒸汽腔热连接到所述半导体裸片。所述热消散设备热连接到所述蒸汽腔。所述蒸汽腔形成从所述半导体裸片到所述热消散设备的热转移路径。
附图说明
当结合附图阅读时,从以下具体实施方式易于理解本公开的一些实施例的各方面。应注意,各种结构可能未按比例绘制,且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1说明根据本公开的一些实施例的半导体封装结构和主衬底的分解立体图。
图2说明图1的半导体封装结构和主衬底的经组装立体图。
图3说明图2的半导体封装结构和主衬底的截面图。
图4说明图2的半导体封装结构和主衬底的部分截面图。
图5说明图1的半导体封装结构和主衬底的经组装立体图,其中为清晰目的省略热消散设备的蒸汽腔和上壁。
图6说明根据本公开的一些实施例的半导体封装结构和主衬底的分解立体图。
图7说明图6的半导体封装结构和主衬底的经组装立体图。
图8说明图7的半导体封装结构和主衬底的截面图。
图9说明图7的半导体封装结构和主衬底的部分截面图。
图10说明根据本公开的一些实施例的半导体封装结构和主衬底的分解立体图。
图11说明图10的半导体封装结构和主衬底的经组装立体图。
图12说明图11的半导体封装结构和主衬底的截面图。
图13说明图11的半导体封装结构和主衬底的部分截面图。
图14说明根据本公开的一些实施例的半导体封装结构和主衬底的分解立体图。
图15说明图14的半导体封装结构和主衬底的经组装立体图。
图16说明图15的半导体封装结构和主衬底的截面图。
图17说明图15的半导体封装结构和主衬底的部分截面图。
图18说明图14的半导体封装结构和主衬底的经组装立体图,其中为清晰目的省略热消散设备的蒸汽腔和上壁。
具体实施方式
在整个图式和详细描述中使用共同参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述将容易理解本公开的实施例。
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然,这些只是实例且并不意欲为限制性的。举例来说,在以下描述中,第一特征形成于第二特征上方或上可包含第一特征和第二特征直接接触地形成或安置的实施例,且还可包含可在第一特征与第二特征之间形成或安置额外特征以使得第一特征和第二特征可不直接接触的实施例。另外,本公开可在各个实例中重复参考标号和/或字母。此重复是出于简单和清晰的目的,且本身并不指示所论述的各种实施例和/或配置之间的关系。
为符合日益增多的功能的规范,应增加集成在半导体封装结构中的设备的数目。因此,功率密度和热源数目增加,且热阻(thermal resistance)相对较大。另外,难以消散(dissipate)半导体封装结构的中心处的设备所产生的热量。为了解决上述问题,在一些比较性实施例中,提供风扇。所述风扇附接到半导体封装结构以透过空气流(air flow)消散半导体封装结构外围处的热量。然而,此类风扇可能不消散半导体封装结构的中心处的设备所产生的热量。在一些比较性实施例中,增加衬底通孔的数目或金属层的厚度。然而,对散热效率的改进是微小的。在一些比较性实施例中,使用热界面材料(thermal interfacematerial,TIM)位于设备和封装衬底之间。然而,半导体封装结构的中心处的设备的温度可能并不会大幅减小。
本公开的至少一些实施例提供散热效率高度改进的半导体封装结构。在一些实施例中,半导体封装结构包含用于均匀传导半导体封装结构的半导体裸片所产生的热量的蒸汽腔(vapor chamber)。
图1说明根据本公开的一些实施例的半导体封装结构1和主衬底2的分解立体图。图2说明图1的半导体封装结构1和主衬底2的经组装立体图。图3说明图2的半导体封装结构1和主衬底2的截面图。图4说明图2的半导体封装结构1和主衬底2的部分截面图。图5说明图1的半导体封装结构1和主衬底2的经组装立体图,其中为清晰目的省略热消散设备14的蒸汽腔16和上壁143。
主衬底2(例如,印刷电路板(printed circuit board,PCB))具有第一表面21(例如,顶表面)和与第一表面21相对的第二表面22(例如,底表面),并且包含主体24、第一保护层26和第二保护层28。主体24具有第一表面241(例如,顶表面)和与第一表面241相对的第二表面242(例如,底表面)。主体24可包含多个钝化层(未示出)和位于所述钝化层之间的多个电路层(未示出)。第一保护层26和第二保护层28可为阻焊层。如图1中所示,第一保护层26可界定多个开口261,其延伸穿过第一保护层26以暴露主体24的部分电路层的。即,开口261可以不延伸穿过主体24和第二保护层28。
半导体封装结构1可为倒装芯片(flip-chip)球栅阵列(ball grid array,BGA)封装,并且电连接到主衬底2的第一表面21。半导体封装结构1包含封装衬底10、至少一个半导体裸片12、热膏(thermal paste)13、热消散设备14、热胶带(thermal adhesive tape)15、蒸汽腔16、多个内连接元件17(例如,焊料凸块)和多个外部连接元件18(例如,焊料凸块)。
封装衬底10具有第一表面101(例如,顶表面)和与第一表面101相对的第二表面102(例如,底表面),并且可包含多个钝化层和位于所述钝化层之间的至少一个电路层(例如,重布层(redistribution layer,RDL))。封装衬底10的厚度可为约0.8mm到约1.1mm。封装衬底10可另外包含用于接纳半导体裸片12的裸片安装部分103。半导体裸片12电连接到封装衬底10的第一表面101。半导体裸片12具有第一表面121(例如,背侧表面)和与第一表面121相对的第二表面122(例如,主动表面),并且包含与第二表面122相邻的内连接元件17(例如,焊料凸块)。半导体裸片12的厚度可为约0.5mm到约0.6mm。半导体裸片12附接到封装衬底10的裸片安装部分103,并且透过倒装芯片接合(flip-chip bonding)经由内连接元件17(例如,焊料凸块)电连接到封装衬底10的第一表面101。可另外包含底部填充物(underfill)19以覆盖和保护内连接元件17(例如,焊料凸块)。
热消散设备14环绕半导体裸片12。热消散设备14所述半导体裸片12安置于蒸汽腔16与封装衬底10之间。另外,热消散设备14热连接到蒸汽腔16的底部。热消散设备14包含内侧壁141、外侧壁142、上壁143、下壁144、至少一个入口145、至少一个出口146、至少一个入口管147和至少一个出口管148。内侧壁141、外侧壁142、上壁143和下壁144的材料可为铜、铜合金、铝合金、不锈钢或其它合适的金属。内侧壁141为环形并且界定穿通孔149。外侧壁142环绕内侧壁141。上壁143连接内侧壁141的顶部部分和外侧壁142的顶部部分。下壁144连接内侧壁141的底部部分和外侧壁142的底部部分。因此,内侧壁141、外侧壁142、上壁143和下壁144界定大体封闭空间(substantially enclosed space)140以用于容纳第二工作液体30。入口145和出口146安置于外侧壁142上。入口管147连接入口145,且出口管148连接出口146。因此,入口管147和出口管148与封闭空间140连通。即,第二工作液体30可穿过入口管147和入口145流入封闭空间140,且第二工作液体30可穿过出口管148和出口146从封闭空间140流出。热消散设备14是液体流动通道。第二工作液体30可为水。如图1中所示,热消散设备14为界定穿通孔149的环型。如图3所示,热消散设备14环绕半导体裸片12,且半导体裸片12安置于穿通孔149中。半导体裸片12与内侧壁141之间的间隙可为约1mm。
热消散设备14的下壁144附接或粘附到封装衬底10的第一表面101。热消散设备14的厚度比半导体裸片12的厚度大约0.5mm。因此,热消散设备14的顶表面比半导体裸片12的第一表面121高约0.5mm。在一个实施例中,内侧壁141、外侧壁142和下壁144可整体地形成,并且接着上壁143覆盖内侧壁141和外侧壁142。
蒸汽腔16热连接到半导体裸片12的第一表面121。蒸汽腔16包含顶壁161、底壁162、顶部芯体结构(top wick structure)163、底部芯体结构164、多个芯体棒(wick bars)165和第一工作液体166。顶壁161和底壁162的材料可为铜、铜合金、铝合金、不锈钢或其它合适的金属。顶壁161和底壁162在其外围边沿处密封在一起以界定用于容纳第一工作液体166的封闭室(enclosed chamber)。第一工作液体166的材料可为水、乙醇、丙酮、异丙醇、氯氟碳化物(CFC)或其它合适材料。顶部芯体结构163安置于顶壁161的内表面(即,底表面)上。底部芯体结构164安置于底壁162的内表面(即,顶表面)上。芯体棒165安置于封闭室中,且芯体棒165中的每一个的两端相应地连接顶壁161和底壁162。
底壁162包含第一部分1621和环绕第一部分1621的第二部分1622。第一部分1621对应于蒸汽腔16的中心部分,且第二部分1622对应于蒸汽腔16的外围部分。第一部分1621从第二部分1622突出。对应于第一部分1621(即,中心部分)的蒸汽腔16的厚度比对应于第二部分1622(即,外围部分)的蒸汽腔16的厚度大约0.4mm。即,蒸汽腔16可以不具有一致厚度,且芯体棒165可以不具有一致长度。对应于第一部分1621(即,中心部分)的芯体棒165的长度大于对应于第二部分1622(即,外围部分)的芯体棒165的长度。
第一部分1621是透过热膏13热连接和物理连接到半导体裸片12的第一表面121的突出部分。热膏13可为具有约30W/mK到约40W/mK的导热率的热界面材料(TIM)。热膏13的厚度可为约0.1mm。热膏13(例如,热界面材料(TIM))用以将半导体裸片12的第一表面121粘附到蒸汽腔16的底壁162的第一部分1621的底表面。如图3所示,蒸汽腔16的底壁162的第一部分1621延伸到热消散设备14的穿通孔149中。
另外,蒸汽腔16的底壁162的第二部分1622透过热胶带15热连接和物理连接到热消散设备14的顶表面。热胶带15的导热率可为约1W/mK到约5W/mK。热胶带15用以将热消散设备14的顶表面粘附到蒸汽腔16的底壁162的第二部分1622的底表面。外部连接元件18(例如,焊料凸块)与封装衬底10的第二表面102相邻。外部连接元件18(例如,焊料凸块)的底部部分安置于第一保护层26的开口261中,使得封装衬底10的电路层电连接到主衬底2的主体24的电路层。
如图3所示,在半导体裸片12的操作期间,半导体裸片12产生的热量将被蒸汽腔16的底壁162的第一部分1621(即,蒸汽腔16的中心部分)上的第一工作液体166吸收,以加热第一工作液体166使其变成高温流体或高温蒸汽。如在第一路径31中所示,经加热第一工作液体166(即,高温流体或高温蒸汽)将向上移动到顶部芯体结构163。接着,如在第二路径32中所示,经加热第一工作液体166(即,高温流体或高温蒸汽)将沿着顶部芯体结构163水平移动到蒸汽腔16的外围部分。因此,蒸汽腔16可均匀且快速地传导热量以便获得均匀温度分布。接着,顶部芯体结构163中或附近的高温流体或高温蒸汽将被热消散设备14的第二工作液体30冷却以变成低温液体或低温蒸汽,并且接着如在第三路径33中所示,将沿着芯体棒165向下移动。接着,如在第四路径34中所示,低温液体或低温蒸汽将水平移动到蒸汽腔16的中心部分。因此,第一工作液体166和其蒸汽的循环形成热传导环路。
如图5所示,同时,如在第五路径35中所示,低温第二工作液体30穿过入口管147和入口145流到热消散设备14的封闭空间140中,并且冷却蒸汽腔16的外围部分中的高温流体或高温蒸汽。接着,第二工作液体30变成高温液体并且如在第六路径36中所示,穿过出口管148和出口146从封闭空间140流出。因此,第一工作液体166和第二工作液体30带走半导体裸片12产生的热量,因此,散热效率相对较高。另外,封闭空间140中的第二工作液体30的路径可包含第七路径37和第八路径38。第七路径37和第八路径38两者是从第五路径35到第六路径36的子路径。在一个实施例中,如果半导体裸片12具有热点(hot spot)123,那么出口管148和出口146可被设计成安置在热点123附近以便避免半导体裸片12的另一部分受高温第二工作液体30影响。
因此,蒸汽腔16形成或提供从半导体裸片12到热消散设备14的热转移路径(或散热路径)。半导体裸片12产生的热量透过蒸汽腔16转移或消散到热消散设备14。即,半导体裸片12产生的热量首先被蒸汽腔16的第一工作液体166吸收;且接着,蒸汽腔16的第一工作液体166中的热量被热消散设备14的第二工作液体30吸收。当经加热第二工作液体30从热消散设备14流出时,热量远离半导体封装结构1。
图6说明根据本公开的一些实施例的半导体封装结构1a和主衬底2的分解立体图。图7说明图6的半导体封装结构1a和主衬底2的经组装立体图。图8说明图7的半导体封装结构1a和主衬底2的截面图。图9说明图7的半导体封装结构1a和主衬底2的部分截面图。图6到图9的半导体封装结构1a类似于图1到图5的半导体封装结构1,且在下文描述差异。
在半导体封装结构1a中,蒸汽腔16a的底壁162a的第一部分1621a和第二部分1622a与彼此共面。在一个实施例中,半导体封装结构1a另外包含安置于蒸汽腔16a与封装衬底10之间的环板42。环板42可环绕半导体裸片12以用于支撑蒸汽腔16a。此外,环板42的顶表面可与半导体裸片12的第一表面121大体上共面。如图8中所示,蒸汽腔16a的底壁162a的第一部分1621a透过热膏13热连接和物理连接到半导体裸片12的第一表面121。蒸汽腔16a的底壁162a的第二部分1622a透过热胶带15a热连接和物理连接到环板42。另外,热消散设备14a安置于蒸汽腔16a上。即,蒸汽腔16a安置于半导体裸片12与热消散设备14a之间。
热消散设备14a包含覆盖壁44。覆盖壁44和蒸汽腔16a的顶壁161a在其外围边沿处密封在一起以界定用于容纳第二工作液体30的大体封闭空间45。即,封闭空间45是由覆盖壁44和蒸汽腔16a的顶壁161a界定。热消散设备14a和蒸汽腔16a集成为单个设备。覆盖壁44的材料可为铜、铜合金、铝合金、不锈钢或其它合适的金属。
如图6中所示,热消散设备14a另外包含至少一个入口46、至少一个出口47、至少一个入口管48和至少一个出口管49。入口46和出口47安置于覆盖壁44上。入口管48连接入口46,且出口管49连接出口47。因此,入口管48和出口管49与封闭空间45连通。即,第二工作液体30可穿过入口管48和入口46流入封闭空间45,且第二工作液体30可穿过出口管49和出口47从封闭空间45流出,以便带走蒸汽腔16a的顶壁161a的热量。热消散设备14a是液体流动通道。第二工作液体30可为水。如图8中所示,热消散设备14a的覆盖壁44为帽式。
图10说明根据本公开的一些实施例的半导体封装结构1b和主衬底2的分解立体图。图11说明图10的半导体封装结构1b和主衬底2的经组装立体图。图12说明图11的半导体封装结构1b和主衬底2的截面图。图13说明图11的半导体封装结构1b和主衬底2的部分截面图。图10到图13的半导体封装结构1b类似于图1到图5的半导体封装结构1,且在下文描述差异。
在半导体封装结构1b中,蒸汽腔16b的底壁162b的第一部分1621b从蒸汽腔16b的底壁162b的第二部分1622b凹入。因此,第一部分1621b是覆盖半导体裸片12的中心凹入部分,且第一部分1621b透过热膏13热连接和物理连接到半导体裸片12的第一表面121。此外,蒸汽腔16b的底壁162b的第二部分1622b可透过胶带15b物理连接到封装衬底10的第一表面101。胶带15b可为或可不为热胶带。因此,蒸汽腔16b的部分(例如,底壁162b的第二部分1622b)附接到封装衬底10并且环绕半导体裸片12。
另外,蒸汽腔16b的顶壁161b另外包含呈环形的外围凹入部分167。热消散设备14b安置于蒸汽腔16b的外围凹入部分167中。如图10中所示,热消散设备14b包含至少一个入口145、至少一个出口146、至少一个入口管147和至少一个出口管148。入口145和出口146安置于热消散设备14b的上壁143上。入口管147连接入口145,且出口管148连接出口146。因此,入口管147和出口管148与封闭空间140连通。即,第二工作液体30可穿过入口管147和入口145流入封闭空间140,且第二工作液体30可穿过出口管148和出口146从封闭空间140流出,以便带走蒸汽腔16b的外围凹入部分167中的顶壁161b的热量。
图14说明根据本公开的一些实施例的半导体封装结构1c和主衬底2的分解立体图。图15说明图14的半导体封装结构1c和主衬底2的经组装立体图。图16说明图15的半导体封装结构1c和主衬底2的截面图。图17说明图15的半导体封装结构1c和主衬底2的部分截面图。图18说明图14的半导体封装结构1c和主衬底2的经组装立体图,其中为清晰目的省略热消散设备14c的蒸汽腔16和上壁53a、53b。图14到图18的半导体封装结构1c类似于图1到图5的半导体封装结构1,且在下文描述差异。在半导体封装结构1c所述,热消散设备14c包含两个单独通道,即第一通道50a和第二通道50b。第一通道50a与第二通道50b不与彼此连通。
热消散设备14c环绕半导体裸片12,并且安置于蒸汽腔16与封装衬底10之间。第一通道50a包含第一内侧壁51a、第一外侧壁52a、第一连接侧壁59a、第一上壁53a、第一下壁54a、至少一个第一入口55a、至少一个第一出口56a、至少一个第一入口管57a和至少一个第一出口管58a。第一内侧壁51a呈U形。第一外侧壁52a环绕第一内侧壁51a。第一连接侧壁59a连接第一内侧壁51a和第一外侧壁52a。第一上壁53a连接第一内侧壁51a的顶部部分、第一连接侧壁59a的顶部部分和第一外侧壁52a的顶部部分。第一下壁54a连接第一内侧壁51a的底部部分、第一连接侧壁59a的底部部分和第一外侧壁52a的底部部分。因此,第一内侧壁51a、第一外侧壁52a、第一连接侧壁59a、第一上壁53a和第一下壁54a界定用于容纳第二工作液体30的第一大体封闭空间。第一入口55a和第一出口56a安置于第一外侧壁52a上。第一入口管57a连接第一入口55a,且第一出口管58a连接第一出口56a。因此,第一入口管57a和第一出口管58a与第一封闭空间连通。
第二通道50b包含第二内侧壁51b、第二外侧壁52b、第二连接侧壁59b、第二上壁53b、第二下壁54b、至少一个第二入口55b、至少一个第二出口56b、至少一个第二入口管57b和至少一个第二出口管58b。第二内侧壁51b呈U形。第二外侧壁52b环绕第二内侧壁51b。第二连接侧壁59b连接第二内侧壁51b和第二外侧壁52b。第二上壁53b连接第二内侧壁51b的顶部部分、第二连接侧壁59b的顶部部分和第二外侧壁52b的顶部部分。第二下壁54b连接第二内侧壁51b的底部部分、第二连接侧壁59b的底部部分和第二外侧壁52b的底部部分。因此,第二内侧壁51b、第二外侧壁52b、第二连接侧壁59b、第二上壁53b和第二下壁54b界定用于容纳第二工作液体30的第二大体封闭空间。第二入口55b和第二出口56b安置于第二外侧壁52b上。第二入口管57b连接第二入口55b,且第二出口管58b连接第二出口56b。因此,第二入口管57b和第二出口管58b与第二封闭空间连通。
如图18中所示,如果半导体裸片12具有热点123,那么第一出口管58a、第一出口56a、第二出口管58b和第二出口56b可被设计成安置在热点123附近,以便避免半导体裸片12的另一部分受高温第二工作液体30影响。
除非另外规定,否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在上”、“在下”、“朝下”等等的空间描述是相对于图中所示的取向来指示的。应理解,本文中所使用的空间描述仅出于说明的目的,且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置,其限制条件为本公开的实施例的优点是不会因此类布置而有偏差。
如本文中所使用,术语“近似”、“基本上”、“大约”和“约”用于指示和解释小的变化。当与事件或情形结合使用时,所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说,当结合数值使用时,所述术语可指代小于或等于所述数值的±10%,例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%、或小于或等于±0.05%的变化范围。举例来说,如果第一数值在第二数值的小于或等于±10%,例如小于或等于±5%、小于或等于±4%、小于或等于±3%、小于或等于±2%、小于或等于±1%、小于或等于±0.5%、小于或等于±0.1%或小于或等于±0.05%的变化范围内,那么第一数值可被认为与第二数值“基本上”相同或相等。举例来说,“大体上”垂直可指相对于90°的小于或等于±10°,例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°的角度变化范围。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm,那么可认为所述两个表面是共平面的或大体上共平面的。如果表面的最高点与最低点之间的位移不大于5μm,不大于2μm,不大于1μm或不大于0.5μm,那么可认为所述表面大体上平坦。
如本文中所使用,除非上下文另外明确规定,否则单数术语“一(a/an)”和“所述”可包含多个指示物。
如本文所使用,术语“导电”、“导电性”和“导电率”指代输送电流的能力。导电性材料通常指示对电流流动呈现极少或零对抗的那些材料。导电率的一个量度是每米西门子(S/m)。通常,导电性材料是导电率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的导电率有时可随温度变化。除非另外规定,否则在室温下测量材料的导电率。
另外,有时在本文中按范围格式呈现量、比率和其它数值。应理解,此类范围格式是用于便利和简洁起见,且应灵活地理解,不仅包含明确地指定为范围限制的数值,而且包含涵盖于所述范围内的所有个别数值或子范围,如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述并说明本公开,但这些描述和说明并非限制性的。所属领域的技术人员应理解,可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下,作出各种改变且取代等效物。所述说明可能未必按比例绘制。归因于制造过程和公差,本公开中的技术再现与实际设备之间可能存在区别。可存在并未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的,而非限制性的。可做出修改,以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此类修改意图在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述,但应理解,可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此,除非本文中特别指示,否则操作的次序和分组不是对本公开的限制。
Claims (20)
1.一种半导体封装结构,其包括:
封装衬底,其具有第一表面和与所述第一表面相对的第二表面;
半导体裸片,其电连接到所述封装衬底的所述第一表面;
蒸汽腔,其热连接到所述半导体裸片的第一表面,其中所述蒸汽腔界定用于容纳第一工作液体的封闭室;和
热消散设备,其热连接到所述蒸汽腔,其中所述热消散设备界定用于容纳第二工作液体的大体封闭空间。
2.根据权利要求1所述的半导体封装结构,其中所述半导体裸片通过倒装芯片接合电连接到所述封装衬底的所述第一表面。
3.根据权利要求1所述的半导体封装结构,其中所述蒸汽腔物理连接到所述半导体裸片的所述第一表面。
4.根据权利要求1所述的半导体封装结构,其中所述蒸汽腔包含顶壁、底壁、顶部芯体结构、底部芯体结构、多个芯体棒和所述第一工作液体,所述顶壁和所述底壁在其外围边沿处密封在一起以界定所述封闭室,所述顶部芯体结构安置于所述顶壁的内表面上,所述底部芯体结构安置于所述底壁的内表面上,所述芯体棒中的每一个的两端相应地连接所述顶壁和所述底壁。
5.根据权利要求1所述的半导体封装结构,其中所述蒸汽腔包含物理连接到所述半导体裸片的所述第一表面的突出部分。
6.根据权利要求1所述的半导体封装结构,其中所述热消散设备环绕所述半导体裸片,并且安置于所述蒸汽腔与所述封装衬底之间。
7.根据权利要求1所述的半导体封装结构,其另外包括安置于所述蒸汽腔与所述封装衬底之间的环板,其中所述热消散设备安置于所述蒸汽腔上。
8.根据权利要求1所述的半导体封装结构,其中所述蒸汽腔包含覆盖所述半导体裸片的中心凹入部分。
9.根据权利要求8所述的半导体封装结构,其中所述蒸汽腔另外包含外围凹入部分,且所述热消散设备安置于所述蒸汽腔的所述外围凹入部分中。
10.根据权利要求1所述的半导体封装结构,其中所述热消散设备包含两个单独通道。
11.根据权利要求1所述的半导体封装结构,其中所述热消散设备为环型。
12.根据权利要求1所述的半导体封装结构,其中所述热消散设备包含至少一个入口和至少一个出口。
13.根据权利要求1所述的半导体封装结构,其中所述热消散设备包含内侧壁、外侧壁、上壁和下壁,所述内侧壁为环形并且界定穿通孔,所述外侧壁环绕所述内侧壁,所述上壁连接所述内侧壁的顶部部分和所述外侧壁的顶部部分,所述下壁连接所述内侧壁的底部部分和所述外侧壁的底部部分,且所述内侧壁、所述外侧壁、所述上壁和所述下壁界定所述大体封闭空间。
14.根据权利要求1所述的半导体封装结构,其中所述热消散设备包含覆盖壁,所述覆盖壁和所述蒸汽腔的顶壁在其外围边沿处密封在一起以界定所述大体封闭空间。
15.一种半导体封装结构,其包括:
封装衬底;
半导体裸片,其电连接到所述封装衬底;
蒸汽腔,其热连接到所述半导体裸片;和
热消散设备,其热连接到所述蒸汽腔,其中所述蒸汽腔形成从所述半导体裸片到所述热消散设备的热转移路径。
16.根据权利要求15所述的半导体封装结构,其中所述蒸汽腔安置于所述半导体裸片与所述热消散设备之间。
17.根据权利要求15所述的半导体封装结构,其中所述半导体裸片和所述热消散设备安置于所述蒸汽腔与所述封装衬底之间。
18.根据权利要求17所述的半导体封装结构,其中所述热消散设备环绕所述半导体裸片。
19.根据权利要求15所述的半导体封装结构,其中所述热消散设备附接到所述封装衬底。
20.根据权利要求15所述的半导体封装结构,其中所述蒸汽腔的一部分附接到所述封装衬底。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862731712P | 2018-09-14 | 2018-09-14 | |
US62/731,712 | 2018-09-14 | ||
US16/566,495 US11024557B2 (en) | 2018-09-14 | 2019-09-10 | Semiconductor package structure having vapor chamber thermally connected to a surface of the semiconductor die |
US16/566,495 | 2019-09-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110911363A true CN110911363A (zh) | 2020-03-24 |
Family
ID=69773193
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910864404.8A Pending CN110911363A (zh) | 2018-09-14 | 2019-09-12 | 半导体封装结构 |
Country Status (2)
Country | Link |
---|---|
US (1) | US11024557B2 (zh) |
CN (1) | CN110911363A (zh) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10980148B2 (en) * | 2019-07-08 | 2021-04-13 | Forcecon Technology Co., Ltd. | Vapor chamber with circuit unit |
TWI716932B (zh) * | 2019-07-10 | 2021-01-21 | 汎海科技股份有限公司 | 散熱板、其製造方法及具有散熱板的電子裝置 |
US11830787B2 (en) | 2019-08-06 | 2023-11-28 | Intel Corporation | Thermal management in integrated circuit packages |
US11784108B2 (en) | 2019-08-06 | 2023-10-10 | Intel Corporation | Thermal management in integrated circuit packages |
US12007170B2 (en) * | 2019-08-06 | 2024-06-11 | Intel Corporation | Thermal management in integrated circuit packages |
US20210022266A1 (en) * | 2020-09-25 | 2021-01-21 | Intel Corporation | Cooling apparatus with two-tier vapor chamber |
US12219691B2 (en) * | 2022-04-25 | 2025-02-04 | Nvidia Corporation | Printed circuit board assembly with integrated vapor chamber |
FR3143849A1 (fr) * | 2022-12-16 | 2024-06-21 | Valeo Eautomotive France Sas | Module de puissance comprenant une puce de puissance, un substrat et un bloc de refroidissement |
TWI861962B (zh) * | 2023-06-27 | 2024-11-11 | 薩摩亞商塔普林克科技有限公司 | 液冷均熱板散熱模組 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070274045A1 (en) * | 2006-05-25 | 2007-11-29 | International Business Machines Corporation | Cooling Apparatus, Cooled Electronic Module and Methods of Fabrication Thereof Employing A Thermally Conductive Return Manifold Structure Sealed To The Periphery Of A Surface To Be Cooled |
CN104112726A (zh) * | 2014-08-04 | 2014-10-22 | 华进半导体封装先导技术研发中心有限公司 | 用于倒装焊大功率芯片bga封装的散热结构 |
US20160343639A1 (en) * | 2015-05-22 | 2016-11-24 | Micron Technology, Inc. | Seminconductor device assembly with vapor chamber |
CN106489202A (zh) * | 2014-07-14 | 2017-03-08 | 美光科技公司 | 具有高效率散热路径的堆叠式半导体裸片组合件及相关联系统 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9721868B2 (en) * | 2009-07-30 | 2017-08-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three dimensional integrated circuit (3DIC) having a thermally enhanced heat spreader embedded in a substrate |
-
2019
- 2019-09-10 US US16/566,495 patent/US11024557B2/en active Active
- 2019-09-12 CN CN201910864404.8A patent/CN110911363A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070274045A1 (en) * | 2006-05-25 | 2007-11-29 | International Business Machines Corporation | Cooling Apparatus, Cooled Electronic Module and Methods of Fabrication Thereof Employing A Thermally Conductive Return Manifold Structure Sealed To The Periphery Of A Surface To Be Cooled |
CN106489202A (zh) * | 2014-07-14 | 2017-03-08 | 美光科技公司 | 具有高效率散热路径的堆叠式半导体裸片组合件及相关联系统 |
CN104112726A (zh) * | 2014-08-04 | 2014-10-22 | 华进半导体封装先导技术研发中心有限公司 | 用于倒装焊大功率芯片bga封装的散热结构 |
US20160343639A1 (en) * | 2015-05-22 | 2016-11-24 | Micron Technology, Inc. | Seminconductor device assembly with vapor chamber |
Also Published As
Publication number | Publication date |
---|---|
US11024557B2 (en) | 2021-06-01 |
US20200091036A1 (en) | 2020-03-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110911363A (zh) | 半导体封装结构 | |
US10816275B2 (en) | Semiconductor device assembly with vapor chamber | |
US11915996B2 (en) | Microelectronics assembly including top and bottom packages in stacked configuration with shared cooling | |
KR102204808B1 (ko) | 쓰루-몰드 냉각 채널을 가진 반도체 디바이스 어셈블리 | |
US10727160B2 (en) | Thermal management component | |
EP3170198B1 (en) | Stacked semiconductor die assemblies with high efficiency thermal paths and associated systems | |
CN213752684U (zh) | 具有竖直热管理的堆叠式硅封装组件 | |
US6670699B2 (en) | Semiconductor device packaging structure | |
JP6317028B2 (ja) | 高効率熱経路を有する積層半導体ダイアセンブリの製造方法 | |
JP7156368B2 (ja) | 電子機器 | |
TWI508238B (zh) | 晶片散熱系統 | |
US11139222B2 (en) | Electronic device comprising heat pipe contacting a cover structure for heat dissipation | |
JP2017525150A (ja) | 高効率熱経路を有する積層半導体ダイアセンブリおよび関連システム | |
JP7176615B2 (ja) | 電子機器 | |
JPH05160312A (ja) | 電子パッケージ用モジュール | |
US11139226B2 (en) | Semiconductor package structure and assembly structure | |
WO2023216717A1 (zh) | 芯片封装结构、电子设备、芯片散热盖 | |
US12200900B2 (en) | Electronic device with heat-conductive cover | |
CN119812136A (zh) | 半导体封装件和从半导体封装件散热的方法 | |
CN112216660A (zh) | 衬底结构和半导体封装结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |