[go: up one dir, main page]

CN110890280A - 一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法 - Google Patents

一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法 Download PDF

Info

Publication number
CN110890280A
CN110890280A CN201911181274.4A CN201911181274A CN110890280A CN 110890280 A CN110890280 A CN 110890280A CN 201911181274 A CN201911181274 A CN 201911181274A CN 110890280 A CN110890280 A CN 110890280A
Authority
CN
China
Prior art keywords
pdo
schottky diode
oxide
double
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911181274.4A
Other languages
English (en)
Other versions
CN110890280B (zh
Inventor
辛倩
颜世琪
宋爱民
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Research Institute Of Shandong University
Shandong University
Original Assignee
Shenzhen Research Institute Of Shandong University
Shandong University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Research Institute Of Shandong University, Shandong University filed Critical Shenzhen Research Institute Of Shandong University
Priority to CN201911181274.4A priority Critical patent/CN110890280B/zh
Publication of CN110890280A publication Critical patent/CN110890280A/zh
Application granted granted Critical
Publication of CN110890280B publication Critical patent/CN110890280B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/58—After-treatment
    • C23C14/5806—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H01L21/443—Deposition of conductive or insulating materials for electrodes from a gas or vapour, e.g. condensation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Physics & Mathematics (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Thermal Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

本发明涉及一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法，由下自上依次包括衬底、有源层、Pd/PdOX双层结构，Pd/PdOX双层结构由下自上依次包括Pd氧化物PdOx、金属Pd，包括步骤如下：(1)在衬底上生长欧姆电极；(2)生长有源层；(3)使用磁控溅射法在有源层上生成Pd/PdOX双层结构；(4)在低温条件下退火。本发明可以制备与靶材组分相近、致密、均一性良好的半导体薄膜材料，通过控制溅射腔室气体氛围，可控制肖特基电极的氧化程度，调控界面氧浓度，该工艺可兼容多种柔性塑料衬底，可以大面积、低成本沉积，有利于氧化物半导体肖特基二极管的产业转化与推广。

Description

一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖 特基二极管的方法
技术领域
本发明涉及一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法，属于半导体材料与器件技术领域。
背景技术
21世纪人类已经进入到信息化高速发展的时代，平板显示作为信息交换的重要途径之一也迈入了发展的快车道，薄膜晶体管(TFT)作为开关和驱动的核心部件，也被提出了更高标准的要求，例如，更高的迁移率，可低温甚至室温加工以便可兼容塑料、纸张等柔性衬底，可见光透明等。传统的硅基器件因为制备工艺复杂、工艺温度高难以实现柔性、成本高、不透明等原因已经无法很好的满足当今柔性、透明电子等的需求。
近年来，以铟镓锌氧化物In-Ga-Zn-O(IGZO)为代表的透明氧化物半导体得到了国内外研究人员的青睐，它们具有高迁移率(～10-100cm2/Vs)、宽禁带因而对可见光透明，可室温在柔性衬底上加工，可大面积均匀成膜等优势。和晶体管一样，二极管同样是半导体电路中的基本元器件，在射频ID标签、太阳能电池、放大电路及逻辑电路中高性能的肖特基二极管起着至关重要的作用。肖特基二极管(SBD)利用的是金属与半导体接触时形成的肖特基势垒，这个势垒决定了其电流的传输和电容特性。与其它结构的二极管相比，肖特基二极管主要有两大优势：第一，肖特基二极管开启电压与导通电阻小，更易降低器件功耗；第二，肖特基二极管是多数载流子传输，不存在少数载流子注入过程，因此其开关速度快，可用于(超)高频应用。
目前，关于氧化物半导体肖特基二极管的研究还处在初级阶段，国内外相关的文献报道较少，日本的Honson组PLD方法制备Pt-IGZO肖特基二极管，然后经200℃高温退火得到了较优越的性能(理想因子1.04；势垒高度1.2eV；整流比108)[D.H.Lee,K.Nomura,T.Kamiya,and H.Hosono,IEEE Electron.Dev.Lett.,32,1695-1697(2011).]。PLD方法制备因其高昂的制备成本难以工业化生产应用，并且该制备方法需要经过200℃高温后退火，这远远超过了大部分柔性基底的耐受温度，极大的限制了IGZO SBD在柔性及可穿戴电子的产品上的应用前景。本专利申请人团队2015-2019年以来在柔性PET塑料衬底上，使用非退火室温工艺研制出了直流、高频性能优异的Pd-IGZO柔性肖特基二极管，其中直流性能可实现理想因子1.09，开关比2×107[Lulu Du,Jiawei Zhang,Yunpeng Li,Mingsheng Xu,Qingpu Wang and Aimin Song,IEEE Transactions on Electron Devices,4326-4333(2018).]，高频性能可实现6.25GHz的截止频率[Zhang,J.,Li,Y.,Zhang,B.etal.Flexible indium–gallium–zinc–oxide Schottky diode operating beyond2.45GHz.Nat Commun 6,7561(2015)]，打破了当时柔性塑料电子的最高频率记录。然而该工艺必须先行制备Pd肖特基电极，并对该Pd电极进行氧处理方可实现，而实际电路应用中，为避免前期其他工艺对肖特基界面的影响，通常希望将肖特基界面的制备作为后期工艺。
目前，IGZO肖特基二极管还面临着很多问题：一是，IGZO做半导体有源层很难得到稳定、高质量的肖特基结，这主要是因为氧化物半导体存在较多的氧空位等缺陷，其肖特基界面对工艺十分敏感。二是，制备IGZO肖特基二极管的工艺常需较高温度的退火，一定程度上限制了其工艺集成及其在柔性电子等领域的发展。三是，制备工艺因需对肖特基界面进行富氧处理，难以将肖特基电极作为最后一步工艺，而该肖特基电极又对后期工艺(如氛围、退火等)非常敏感，因而很大程度上限制了其在电路集成中的应用。
发明内容
针对现有技术的不足，本发明提供了一种利用双层氧化钯接触制备铟镓锌氧化物肖特基二极管的方法，该工艺可实现将肖特基电极的制备作为制备流程中的收尾工序。
溅射Pd/PdOx双层结构是一种简单、低成本、易大面积制备、重复性好的方法，本发明通过改变接触面的氧化程度及分层溅射，成功地在低温退火条件下制备出了稳定，高性能的肖特基二极管，为其在柔性集成电路等的应用打下了基础。
术语解释：
Pd/PdOX双层结构，即钯/钯氧化物双层结构，采用溅射的方法，在与IGZO接触的接触面沉积过程中的气体氛围是氩氧混合气体，有利于形成Pd的氧化物，一方面增强界面处IGZO的含氧量，另一方面提高Pd的功函数；在非接触面沉积的气体氛围是纯氩气体，有利于形成Pd金属。
本发明的技术方案为：
一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，所述氧化物半导体肖特基二极管由下自上依次包括衬底、欧姆电极、有源层、Pd/PdOX双层结构，X的取值范围为0<X<1，Pd/PdOX双层结构由下自上依次包括氧化物PdOX、金属Pd，包括步骤如下：
(1)在所述衬底上依次生长所述欧姆电极、沉积所述有源层；
(2)使用磁控溅射法在所述有源层上生成所述Pd/PdOX双层结构，包括步骤如下：
A、将样品、Pd靶材放入溅射腔室，抽真空；
B、设置溅射功率为30-100W，通入O2含量为2.5％-35％的氩氧混合气，该比例是通入氩氧混合气中O2所占的体积比，保持溅射腔室工作气压为3.45-4.00mTorr，在所述有源层上生成5-20nm的所述氧化物PdOX；
C、设置溅射功率为30-100W，通入纯Ar，保持溅射腔室工作气压为3.55-4.10mTorr，在所述氧化物PdOX上生成20-100nm的所述金属Pd；
(3)在50-200℃条件下退火30-90min，即得。
本发明采用磁控溅射法的制备工艺，可以制备与靶材组分相近、致密、均一性良好的半导体薄膜材料，通过控制溅射腔室气体氛围，可控制肖特基电极的氧化程度，调控界面氧浓度，该工艺可兼容多种柔性塑料衬底(如PET、PEN、PI等)，可以大面积、低成本沉积，有利于氧化物半导体肖特基二极管的产业转化与推广。
与氧化物半导体肖特基二极管接触层沉积氧化钯一是填充了界面的氧空位缺陷，减少了界面处的载流子浓度，减少了界面带隙态密度以及由此导致的费米能级钉扎效应，有利于形成高质量的肖特基接触；二是氧化钯的功函数大于金属钯，能够形成更大的肖特基势垒。而在非接触的上层，溅射金属钯，既有利于减小测试时探针与金属的接触电阻又便于扎探针测试。本发明使用磁控溅射法在生长过程分层通氧的方式生长了Pd/PdOX双层结构做肖特基电极，成功地在低温退火条件下制备出了稳定、高性能的肖特基二极管。
根据本发明优选的，所述氧化物半导体肖特基二极管为铟镓锌氧化物肖特基二极管，所述步骤B中，设置溅射功率为40W，通入O2含量为25％的氩氧混合气，调节溅射腔室工作气压为3.46mTorr，溅射90s，在所述有源层上生成厚度为5nm所述氧化物PdOX。
上述最优值制备的氧化钯与IGZO层接触形成了既有高势垒又有接近于1(1.03)的良好的肖特基接触，工作原理：与IGZO接触层沉积氧化钯一是填充了界面的氧空位缺陷，可显著降低界面态密度，因而削弱由界面态导致的费米能级钉扎效应，二是氧化钯的功函数大于金属钯，能够形成更大的肖特基势垒。
根据本发明优选的，所述氧化物半导体肖特基二极管为铟镓锌氧化物肖特基二极管，所述步骤C中，设置溅射功率为40W，通入纯Ar，调节溅射腔室工作气压为3.75mTorr，溅射10min，在所述氧化物PdOX上生成厚度为45nm成所述金属Pd。
在氧化物PdOX上继续沉积金属Pd，既有利于减小测试时探针与金属的接触电阻又便于扎探针测试。
根据本发明优选的，所述氧化物半导体肖特基二极管为铟镓锌氧化物肖特基二极管，所述步骤(3)中，空气环境下使用Hotplate在100℃条件下退火60min。
100℃空气退火后减少了IGZO层氧空位浓度，从而减少了IGZO层与PdOX层接触面的载流子浓度，便于形成良好的肖特基接触，同时100℃低温退火是在柔性基底的耐受范围之内，将来在柔性可穿戴电子领域的应用有着广阔的前景。
根据本发明优选的，所述步骤(1)中，使用电子束蒸发镀膜法在所述衬底上生长Ti薄膜作为所述欧姆电极，包括步骤如下：
D、将衬底、Ti金属源放入电子束蒸发腔室，抽真空；
E、在所述衬底上蒸发厚度为30-100nm的Ti薄膜。
进一步优选的，所述步骤E中，在所述衬底上蒸发厚度为50nm的Ti薄膜。
与衬底粘附性好,并且粗糙度为原子级别，利于形成欧姆接触。
根据本发明优选的，所述氧化物半导体肖特基二极管为铟镓锌氧化物肖特基二极管，所述步骤(1)中，使用磁控溅射法在所述欧姆电极上生长IGZO薄膜作为所述有源层，包括步骤如下：
F、将所述Ti电极样品、IGZO陶瓷靶放入溅射腔室，抽真空；
G、设置溅射功率为50-100W，通入O2含量为0％-5％的氩氧混合气，调节溅射腔室工作气压为3.30-4.00mTorr，溅射35分43秒-107分，即得厚度约为50～200nm的IGZO薄膜。
合适的生长条件有效获得了表面平整均匀的IGZO薄膜，易于制备良好的肖特基接触。
进一步优选的，所述步骤G中，设置溅射功率为70W，通入O2含量为2.5％氩氧混合气，调节溅射腔室工作气压为3.58mTorr，溅射71分25秒，即得厚度为100nm的IGZO薄膜。
在O2含量为2.5％氩氧混合气条件下沉积IGZO，可以有效降低IGZO层中的氧空位缺陷，减少氧空位缺陷产生的载流子，更易在界面处形成良好的肖特基接触。
根据本发明优选的，所述氧化物半导体肖特基二极管为铟镓锌氧化物肖特基二极管，所述衬底为100-300nm的已抛光的SiO2/P+-Si，衬底表面已抛光，表面近原子级别粗糙，有利于良好肖特基结的形成。所述欧姆电极为30-100nm的Ti薄膜，所述有源层为50-200nm的IGZO薄膜，所述氧化物PdOX为5-20nm的PdOx，X的取值范围为0-1，所述金属Pd为20-100nm的Pd。
进一步优选的，所述衬底为100nm的已抛光的SiO2/P+-Si，所述欧姆电极为50nm的Ti薄膜，所述有源层为100nm的IGZO薄膜，所述氧化物PdOX为5nm的PdOX，所述金属Pd为45nm的Pd。
选取100nm厚的IGZO层满足了肖特基二极管的本征耗尽区宽度可以形成较好的肖特基结而5nm PdOx及45nm Pd既可以在界面形成足够的氧化层更易建立肖特基势垒，又可以提供足够探针测试的厚度，不至于损坏器件。
根据本发明优选的，所述步骤(1)之前清洗衬底，是指：依次使用迪康清洗剂(Decon)以90W功率超声清洗5min、使用去离子水以90W功率超声清洗10min、使用丙酮以90W功率超声清洗5min、使用乙醇90W以功率超声清洗5min，氮气吹干之后备用。
本发明的有益效果为：
1、本发明方法通过探索和优化磁控溅溅射Pd/PdOX双层结构与IGZO在低温(100℃)空气退火制备了稳定的高性能肖特基二极管。此方法简单、高效、易重复，适用工业大面积生产。
2、本发明方法制备的肖特基二极管具有优异的电学性能：接近于1的理想因子(1.03)、高开关电流比(3×107)、较小的串联电阻(250mΩ·cm2)、高势垒(0.85eV)及较高的反向击穿电压(11-14V)。这些优秀的电学性能是可以通过磁控溅射大规模沉积，并在低温(100℃)退火条件下获得，使得本方法制备的肖特基二极管在未来大规模柔性集成电路中具有广阔的应用前景。
附图说明
图1为IGZO薄膜的AFM图；
图2为IGZO SBD结构示意图；
图3为IGZO SBD的J-V曲线示意图；
图4为IGZO SBD的A2/C2-V曲线示意图；
图5为IGZO SBD的击穿曲线示意图。
具体实施方式
下面结合说明书附图和实施例对本发明作进一步限定，但不限于此。
实施例1
一种利用双层溅射Pd/PdOX双层结构制备铟镓锌氧化物肖特基二极管的方法，铟镓锌氧化物肖特基二极管由下自上依次包括衬底、欧姆电极、有源层、Pd/PdOX双层结构，X的取值范围为0-1，Pd/PdOX双层结构由下自上依次包括氧化物PdOX、金属Pd，如图2所示，包括步骤如下：
(1)在衬底上依次生长欧姆电极、沉积有源层；
(2)使用磁控溅射法在所述有源层上生成Pd/PdOX双层结构，包括步骤如下：
A、将样品、Pd靶材放入溅射腔室，抽真空；
B、设置溅射功率为30-100W，通入O2含量为2.5％-35％的氩氧混合气，该比例是通入氩氧混合气中O2所占的体积比，保持溅射腔室工作气压为3.45-4.00mTorr，在有源层上生成5-20nm的氧化物PdOX；
C、设置溅射功率为30-100W，通入纯Ar，保持溅射腔室工作气压为3.55-4.10mTorr，在氧化物PdOX上生成20-100nm的金属Pd；
(3)在50-200℃条件下退火30-90min，即得。
本发明采用磁控溅射法的制备工艺，可以制备与靶材组分相近、致密、均一性良好的半导体薄膜材料，通过控制溅射腔室气体氛围，可控制肖特基电极的氧化程度，调控界面氧浓度，该工艺可兼容多种柔性塑料衬底(如PET、PEN、PI等)，可以大面积、低成本沉积，有利于氧化物半导体肖特基二极管的产业转化与推广。
与氧化物半导体肖特基二极管接触层沉积氧化钯一是填充了界面的氧空位缺陷，减少了界面处的载流子浓度，减少了界面带隙态密度以及由此导致的费米能级钉扎效应，有利于形成高质量的肖特基接触；二是氧化钯的功函数大于金属钯，能够形成更大的肖特基势垒。而在非接触的上层，溅射金属钯，既有利于减小测试时探针与金属的接触电阻又便于扎探针测试。本发明使用磁控溅射法在生长过程分层通氧的方式生长了Pd/PdOX双层结构做肖特基电极，成功地在低温退火条件下制备出了稳定、高性能的肖特基二极管。
实施例2
根据实施例1所述的一种利用双层氧化钯接触制备铟镓锌氧化物肖特基二极管的方法，其区别在于：
步骤(1)中，使用电子束蒸发镀膜法在衬底上生长Ti薄膜作为欧姆电极，包括步骤如下：
D、将衬底、Ti金属源放入电子束蒸发腔室，抽真空；
E、在衬底上蒸发厚度为30-100nm的Ti薄膜。
步骤(1)中，使用磁控溅射法在所述欧姆电极上生长IGZO薄膜作为所述有源层，包括步骤如下：
F、将Ti电极样品、IGZO陶瓷靶放入溅射腔室，抽真空；
G、设置溅射功率为50-100W，通入O2含量为0％-5％的氩氧混合气，调节溅射腔室工作气压为3.30-4.00mTorr，溅射35分43秒-107分，即得厚度约为50～200nm的IGZO薄膜。
衬底为100-300nm的已抛光的SiO2/P+-Si，衬底表面已抛光，表面近原子级别粗糙，有利于良好肖特基结的形成。所述欧姆电极为30-100nm的Ti薄膜，所述有源层为50-200nm的IGZO薄膜，所述氧化物PdOX为5-20nm的PdOx，X的取值范围为0-1，所述金属Pd为20-100nm的Pd。
实施例3
根据实施例2所述的一种利用溅射Pd/PdOX双层结构制备铟镓锌氧化物肖特基二极管的方法，其区别在于：
步骤E中，在衬底上蒸发厚度为50nm的Ti薄膜。与衬底粘附性好,并且粗糙度为原子级别，利于形成欧姆接触。
步骤G中，设置溅射功率为70W，通入O2含量为2.5％氩氧混合气，调节溅射腔室工作气压为3.58mTorr，溅射71分25秒，即得厚度为100nm的IGZO薄膜。
在O2含量为2.5％氩氧混合气条件下沉积IGZO，可以有效降低IGZO层中的氧空位缺陷，减少氧空位缺陷产生的载流子，更易在界面处形成良好的肖特基接触。
步骤B中，步骤B中，设置溅射功率为40W，通入O2含量为25％的氩氧混合气，调节溅射腔室工作气压为3.46mTorr，溅射90s，在有源层上生成厚度为5nm的氧化物PdOX。
上述最优值制备的氧化钯与IGZO层接触形成了既有高势垒又有接近于1(1.03)的良好的肖特基接触，工作原理：与IGZO接触层沉积氧化钯一是填充了界面的氧空位缺陷，减少了界面处的载流子浓度，减少了肖特基界面态密度以及由此导致的费米钉扎效应，更利于形成高质量的肖特基接触，二是氧化钯的功函数大于金属钯，能够形成更大的肖特基势垒。
步骤C中，设置溅射功率为40W，通入纯Ar，调节溅射腔室工作气压为3.75mTorr，溅射10min，在氧化物PdOX上生成厚度为45nm成金属Pd。在Pd金属氧化物上继续沉积Pd金属既有利于减小测试时探针与金属的接触电阻又便于扎探针测试。
步骤(3)中，空气环境下使用Hotplate在100℃条件下退火60min。100℃空气退火后减少了IGZO层氧空位浓度，从而减少了IGZO层与PdOx层接触面的载流子浓度，便于形成良好的肖特基接触，同时100℃低温退火是在柔性基底的耐受范围之内，将来在柔性可穿戴电子领域的应用有着广阔的前景。
衬底为100nm的已抛光的SiO2/P+-Si，欧姆电极为50nm的Ti薄膜，有源层为100nm的IGZO薄膜，氧化物PdOX为5nm的PdOX，金属Pd为45nm的Pd。IGZO薄膜的AFM图如图1所示。由图1可知，溅射IGZO薄膜的有源层的表面粗糙度为1.07nm，更能体现本方法制备高性能的肖特基二极管的工艺普适性。
选取100nm厚的IGZO层满足了肖特基二极管的本征耗尽区宽度可以形成较好的肖特基结而5nm PdOx及45nm Pd既可以在界面形成足够的氧化层更易建立肖特基势垒，又可以提供足够探针测试的厚度，不至于损坏器件。
对磁控溅射双层PdOx与IGZO肖特基二极管的表面形貌以及其电学性能进行检测、分析和表征；用原子力显微镜(AFM)对IGZO有源层进行表面形貌和粗糙度测试，用AgilentB2900半导体分析仪及Agilent E4980A LCR Mater对IGZO肖特基二极管进行电学性能测试。
本实施例制备的铟镓锌氧化物肖特基二极管的J-V曲线如图3所示；横坐标为肖特基二极管肖特基电极上施加的电压，纵坐标为电流密度(电流除以肖特基结面积)，由图3可知，本实施例制备的IGZO SBD表现出极好的整流特性，电流开关比在107，在1V正向电压下最大导通电流密度为2.5A·cm-2。
本实施例制备的铟镓锌氧化物肖特基二极管的A2/C2-V曲线如图4所示；横坐标为肖特基二极管肖特基电极上施加的电压，纵坐标为肖特基面积的平方除以肖特基电容的平方。由图4可知，本实施例制备的IGZO SBD具有较大的A2/C2数值，这意味着器件具有较少的界面缺陷。
本实施例制备的铟镓锌氧化物肖特基二极管的击穿曲线如图5所示；横坐标为肖特基二极管肖特基电极上施加的电压，纵坐标为电流。由图5可知，击穿电压为12V，反应了良好的肖特基结质量。
表1为本实施例制备的IGZO SBD的各项特性参数，IGZO SBD表现出优异的的电学性能，具有低的理想因子(1.03)、高的整流比(3.0×107)、低的串联电阻(250.3mΩ·cm2)、高的J-V曲线势垒高度0.85eV)、高的C-V曲线势垒高度(0.97eV)、低的背景掺杂浓度(7.12×1016cm-3)、和高的击穿电压(-12.15V)。
表1
Figure BDA0002291332360000081

Claims (10)

1.一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，其特征在于，所述氧化物半导体肖特基二极管由下自上依次包括衬底、欧姆电极、有源层、Pd/PdOX双层结构，X的取值范围为0<X<1，Pd/PdOX双层结构由下自上依次包括氧化物PdOX、金属Pd，包括步骤如下：
(1)在所述衬底上依次生长所述欧姆电极、沉积所述有源层；
(2)使用磁控溅射法在所述有源层上生成所述Pd/PdOX双层结构，包括步骤如下：
A、将样品、Pd靶材放入溅射腔室，抽真空；
B、设置溅射功率为30-100W，通入O2含量为2.5％-35％的氩氧混合气，该比例是通入氩氧混合气中O2所占的体积比，保持溅射腔室工作气压为3.45-4.00mTorr，在所述有源层上生成5-20nm的所述氧化物PdOX；
C、设置溅射功率为30-100W，通入纯Ar，保持溅射腔室工作气压为3.55-4.10mTorr，在所述Pd金属氧化物上生成20-100nm的所述金属Pd；
(3)在50-200℃条件下退火30-90min，即得。
2.根据权利要求1所述的一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，其特征在于，所述氧化物半导体肖特基二极管为铟镓锌氧化物肖特基二极管，所述步骤B中，设置溅射功率为40W，通入O2含量为25％的氩氧混合气，调节溅射腔室工作气压为3.46mTorr，溅射90s，在所述有源层上生成厚度为5nm所述氧化物PdOX。
3.根据权利要求1所述的一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，其特征在于，所述氧化物半导体肖特基二极管为铟镓锌氧化物肖特基二极管，所述步骤C中，设置溅射功率为40W，通入纯Ar，调节溅射腔室工作气压为3.75mTorr，溅射10min，在所述氧化物PdOX上生成厚度为45nm成所述金属Pd。
4.根据权利要求1所述的一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，其特征在于，所述氧化物半导体肖特基二极管为铟镓锌氧化物肖特基二极管，所述步骤(3)中，空气环境下使用Hotplate在100℃条件下退火60min。
5.根据权利要求1所述的一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，其特征在于，所述步骤(1)中，使用电子束蒸发镀膜法在所述衬底上生长Ti薄膜作为所述欧姆电极，包括步骤如下：
D、将衬底、Ti金属源放入电子束蒸发腔室，抽真空；
E、在所述衬底上蒸发厚度为30-100nm的Ti薄膜。
6.根据权利要求5所述的一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，其特征在于，所述步骤E中，在所述衬底上蒸发厚度为50nm的Ti薄膜。
7.根据权利要求1所述的一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，其特征在于，所述氧化物半导体肖特基二极管为铟镓锌氧化物肖特基二极管，所述步骤(1)中，使用磁控溅射法在所述欧姆电极上生长IGZO薄膜作为所述有源层，包括步骤如下：
F、将所述Ti电极样品、IGZO陶瓷靶放入溅射腔室，抽真空；
G、设置溅射功率为50-100W，通入O2含量为0％-5％的氩氧混合气，调节溅射腔室工作气压为3.30-4.00mTorr，溅射35分43秒-107分，即得厚度约为50～200nm的IGZO薄膜。
8.根据权利要求7所述的一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，其特征在于，所述步骤G中，设置溅射功率为70W，通入O2含量为2.5％氩氧混合气，调节溅射腔室工作气压为3.58mTorr，溅射71分25秒，即得厚度为100nm的IGZO薄膜。
9.根据权利要求1所述的一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，其特征在于，所述氧化物半导体肖特基二极管为铟镓锌氧化物肖特基二极管，所述衬底为100-300nm的已抛光的SiO2/P+-Si，所述欧姆电极为30-100nm的Ti薄膜，所述有源层为50-200nm的IGZO薄膜，所述氧化物PdOX为5-20nm的PdOx，X的取值范围为0-1，所述金属Pd为20-100nm的Pd。
10.根据权利要求1-9任一所述的一种利用溅射Pd/PdOX双层结构接触制备氧化物半导体肖特基二极管的方法，其特征在于，所述衬底为100nm的已抛光的SiO2/P+-Si，所述欧姆电极为50nm的Ti薄膜，所述有源层为100nm的IGZO薄膜，所述氧化物PdOX为5nm的PdOX，所述金属Pd为45nm的Pd。
CN201911181274.4A 2019-11-27 2019-11-27 一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法 Active CN110890280B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911181274.4A CN110890280B (zh) 2019-11-27 2019-11-27 一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911181274.4A CN110890280B (zh) 2019-11-27 2019-11-27 一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法

Publications (2)

Publication Number Publication Date
CN110890280A true CN110890280A (zh) 2020-03-17
CN110890280B CN110890280B (zh) 2024-02-06

Family

ID=69749019

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911181274.4A Active CN110890280B (zh) 2019-11-27 2019-11-27 一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法

Country Status (1)

Country Link
CN (1) CN110890280B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109638072A (zh) * 2017-10-06 2019-04-16 丰田自动车株式会社 制造半导体装置的方法和半导体装置
CN114284362A (zh) * 2021-12-27 2022-04-05 广东省科学院半导体研究所 薄膜晶体管、薄膜晶体管的制备方法和显示器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101577310A (zh) * 2009-06-04 2009-11-11 中国科学院微电子研究所 一种电阻转变型存储器及其制作方法
CN108431963A (zh) * 2015-12-25 2018-08-21 出光兴产株式会社 半导体元件和使用该半导体元件的电气设备
CN108475702A (zh) * 2015-12-25 2018-08-31 出光兴产株式会社 层叠体
CN110299415A (zh) * 2019-07-05 2019-10-01 山东大学 一种基于高介电常数栅介电层的铟铝锌氧化物薄膜晶体管及其全室温制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101577310A (zh) * 2009-06-04 2009-11-11 中国科学院微电子研究所 一种电阻转变型存储器及其制作方法
CN108431963A (zh) * 2015-12-25 2018-08-21 出光兴产株式会社 半导体元件和使用该半导体元件的电气设备
CN108475702A (zh) * 2015-12-25 2018-08-31 出光兴产株式会社 层叠体
CN110299415A (zh) * 2019-07-05 2019-10-01 山东大学 一种基于高介电常数栅介电层的铟铝锌氧化物薄膜晶体管及其全室温制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
LULU DU等: "High-Performance Flexible Schottky Diodes Based on Sputtered InGaZnO", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109638072A (zh) * 2017-10-06 2019-04-16 丰田自动车株式会社 制造半导体装置的方法和半导体装置
CN114284362A (zh) * 2021-12-27 2022-04-05 广东省科学院半导体研究所 薄膜晶体管、薄膜晶体管的制备方法和显示器件

Also Published As

Publication number Publication date
CN110890280B (zh) 2024-02-06

Similar Documents

Publication Publication Date Title
Yu et al. Solution-processed p-type copper oxide thin-film transistors fabricated by using a one-step vacuum annealing technique
CN101872787A (zh) 金属氧化物薄膜晶体管及其制备方法
Li et al. Enhanced electrical properties of dual-layer channel ZnO thin film transistors prepared by atomic layer deposition
CN102683423A (zh) 一种顶栅结构金属氧化物薄膜晶体管及其制作方法
WO2020119126A1 (zh) 氧化物半导体材料、薄膜晶体管及制备方法和显示面板
CN110473906A (zh) 一种氧化镓基场效应晶体管
CN110635027A (zh) 一种基于MXene电极的半导体器件及其制备方法
CN103928350B (zh) 一种双沟道层薄膜晶体管的制备方法
CN101866860A (zh) 一种ZnO薄膜场效应晶体管的制备方法
CN110890280B (zh) 一种利用钯/钯氧化物双层肖特基电极制备氧化物半导体肖特基二极管的方法
CN113078112B (zh) 一种氧化物基耗尽型负载反相器的制备方法
CN110112293A (zh) 一种高分子聚合物薄膜晶体管及其制备方法
CN119208392A (zh) 一种低接触电阻薄膜晶体管及其制备方法
CN110310894B (zh) 一种在低温环境中制备铟铝锌氧化物薄膜晶体管的方法
CN110299415A (zh) 一种基于高介电常数栅介电层的铟铝锌氧化物薄膜晶体管及其全室温制备方法
CN102637742A (zh) 一种氧化物半导体薄膜晶体管及其制备方法
CN113555418B (zh) 基于P区和I区渐变掺杂的4H-SiC PIN微波二极管及制作方法
CN112002762B (zh) 一种梯度沟道掺氮氧化锌薄膜晶体管及其制备方法
CN113097231B (zh) 一种基于锡氧化物的pn结及其制备方法
CN104900707A (zh) 双有源层结构氧化锌基薄膜晶体管及其制备方法
CN109273352A (zh) 一种高性能多元非晶金属氧化物薄膜晶体管的制备方法
CN105355663B (zh) 一种氢钝化氧化锌基双沟道层薄膜晶体管及其制备方法
CN101635308A (zh) 高k栅介质材料及其制备方法
CN104037234A (zh) 一种氢钝化氧化锌基薄膜晶体管及其制备方法
Zhang et al. Performance Analysis of Solution Treatment Amorphous Oxide Semiconductor Switching Devices for Display Backplanes

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant