CN110795268B

CN110795268B - 比特判断方法、存储器控制电路单元以及存储器存储装置

Info

Publication number: CN110795268B
Application number: CN201810863578.8A
Authority: CN
Inventors: 林纬; 刘安城; 杨宇翔; 许祐诚
Original assignee: Phison Electronics Corp
Current assignee: Phison Electronics Corp
Priority date: 2018-08-01
Filing date: 2018-08-01
Publication date: 2023-03-14
Anticipated expiration: 2038-08-01
Also published as: CN110795268A

Abstract

本发明提出一种比特判断方法、存储器控制电路单元与存储器存储装置。所述方法包括：读取第一存储单元的第一存储状态以获得第一有效比特的第一数值；读取第一存储单元的第一存储状态以获得第二有效比特的第二数值；根据第二数值执行第一解码操作以获得解码后的第二有效比特的第三数值；根据第一存储状态以及第三数值所对应的第二存储状态，判断第一有效比特是否为特殊比特；以及当第一有效比特为特殊比特时，执行一相对应的解码操作。

Description

比特判断方法、存储器控制电路单元以及存储器存储装置

技术领域

本发明涉及一种比特判断方法、存储器控制电路单元以及存储器存储装置。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

一般来说，为了确保可复写式非易失性存储器模块所存储的数据的正确性，在将某一数据存储至可复写式非易失性存储器模块之前，此数据会先被编码。编码后的数据(包含原始数据与错误更正码)会被存储至可复写式非易失性存储器模块中。往后，编码后的数据可从可复写式非易失性存储器模块中被读取并且解码以更正其中可能存在的错误。以往错误更正码多使用代数解码算法，如(BCH code)，而目前机率解码算法，如低密度奇偶检查码(low density parity code，以下也称为LDPC)，则逐渐成熟。低密度奇偶检查码是使用一个稀疏矩阵(sparse matrix)来编码与解码。

LDPC码通常会被定义为一个同位检查矩阵(parity-check matrix)，且可以利用双分图(bipartite graph)来表达，其中双分图是有关于上述的坦纳图。双分图为一种由多个顶点所构成的图型，且该些顶点会被划分为两种不同的类型，而LDPC码得以由多个顶点所构成的双分图所表示。该些顶点中的一部分被称为变数节点(variable node)，而其他顶点则被称为检查节点(check node)。该些变数节点为一对一的映射到该些已编码的数据比特(也称为码字，codeword)。变数节点也可称为信息节点(message node)或是比特节点(bit node)。检查节点也可称为奇偶节点(parity node)。

一般来说，LDPC解码器会在迭代解码操作中，经由未满足检查节点(unsatisfiedcheck node)信息或是对数似然比值(log-likelihood ratio，LLR)来进行解码。

然而，在比特错误率(bit error rate)方面，于进行迭代解码的过程中可能会遭遇到例如高可靠度错误(High reliable error，以下称HRE)的问题。HRE所造成的原因可能起因于总线的错误或可复写式非易失性存储器制程上的问题，导致存储器控制器欲将一存储单元程序化至一存储状态时，该存储单元被程序化后其实际的存储状态却是与原本预期的存储状态差异极大的另一存储状态。举例来说，当存储器控制器欲将一存储单元程序化至“110”的存储状态时，该存储单元被程序化后实际的存储状态却是“010”。而在可复写式非易失性存储器的一存储状态的分部图中，值为“110”的存储状态与值为“010”的彼此并不相邻并且彼此之间间隔一个以上存储状态。换句话说，若存储单元被程序化后其实际的存储状态是与原本预期的存储状态差异极大的另一存储状态，且此两个存储状态在可复写式非易失性存储器的存储状态的分部图中彼此不相邻且彼此之间间隔多个存储状态，则可以判断可复写式非易失性存储器发生HRE。一般来说，使用属于HRE的比特(以下称为，HRE比特)执行LDPC解码时，会导致比特错误率的错误地面区(error floor region)与解码器的解码收敛速度(decoding converging speed)的降低，进而可能导致解码失败。因此，如何检测HRE比特，并且根据所检测得的HRE比特解决发散的对数似然比值(以下也称，LLR)以提升LDPC解码的效能，为此领域技术人员所关心的议题。

发明内容

本发明提供一种比特判断方法、存储器控制电路单元与存储器存储装置，可以识别一数据中的特殊比特(例如，HRE比特)。此外，还可以将对应该特殊比特的解码参数调整为特定解码参数，进而避免该特殊比特在解码的过程中影响其他比特的解码，并且能够提高解码成功的机率

本发明提出一种比特判断方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元，所述多个存储单元中的每一个存储单元具有多个存储状态的其中之一，所述多个存储状态中的每一个存储状态具有多个有效比特，所述比特判断方法包括：通过存储器管理电路读取所述多个存储单元中第一存储单元的第一存储状态以获得所述第一存储状态的第一有效比特的第一数值；通过存储器管理电路读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的至少一第二有效比特的至少一第二数值；通过错误检查与校正电路根据所述第二数值执行第一解码操作以获得解码后的所述第二有效比特的至少一第三数值；通过存储器管理电路根据所述第一存储状态以及所述第三数值所对应的第二存储状态，判断所述第一有效比特是否为特殊比特；以及当第一有效比特为特殊比特时，通过错误检查与校正电路执行相对应的解码操作。

在本发明的一实施例中，其中所述多个存储状态若反应在存储状态电压分布图中是依照顺序分布，所述方法还包括：当判断所述第一存储状态与所述第二存储状态若反应在所述存储状态电压分布图中的分布位置为不相邻时，判断所述第一有效比特为所述特殊比特。

在本发明的一实施例中，在读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的步骤之前，所述方法还包括：根据所述第一有效比特的所述第一数值执行第二解码操作；以及当根据所述第一有效比特的所述第一数值执行所述第二解码操作发生失败时，执行读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的步骤。

在本发明的一实施例中，其中执行所述相对应的解码操作的步骤包括：将对应于所述第一有效比特的所述第一数值的解码参数调整为特定解码参数，其中所述解码参数用以在所述第二解码操作中对所述第一有效比特的所述第一数值进行解码；以及根据所述特定解码参数以及所述第一有效比特的所述第一数值执行第三解码操作以获得解码后的所述第一有效比特的第四数值。

在本发明的一实施例中，其中所述第一解码操作、所述第二解码操作以及所述第三解码操作为软比特解码操作。

在本发明的一实施例中，其中所述解码参数与所述特定解码参数为所述软比特解码操作中的对数可能性比值(Log Likelihood Ratio，LLR)。

在本发明的一实施例中，其中在判断所述第一有效比特为所述特殊比特的步骤之后，所述方法还包括：判断所述第一有效比特为第四数值，其中所述第四数值不同于所述第一数值。

在本发明的一实施例中，其中所述可复写式非易失性存储器模块包括多个字线，所述多个存储单元被配置于所述多个字线与多个位线的交错处，其中所述第一存储单元位于所述多个字线中的第一字线上，且位于所述第一字线上的其他存储单元以及所述第一存储单元形成物理程序化单元组，所述物理程序化单元组中的第一物理程序化单元用以存储所述第一数值，所述物理程序化单元组中的至少一第二物理程序化单元用以存储所述第二数值，且所述第一物理程序化单元不同于所述第二物理程序化单元。

在本发明提供一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元，所述多个存储单元中的每一个存储单元具有多个存储状态的其中之一，所述多个存储状态中的每一个存储状态具有多个有效比特，所述存储器控制电路单元包括：主机接口、存储器接口与存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至所述可复写式非易失性存储器模块。存储器管理电路电性连接至所述主机接口以及所述存储器接口，并用以执行下述运作：读取所述多个存储单元中第一存储单元的第一存储状态以获得所述第一存储状态的第一有效比特的第一数值；读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的至少一第二有效比特的至少一第二数值；根据所述第二数值执行第一解码操作以获得解码后的所述第二有效比特的至少一第三数值；根据所述第一存储状态以及所述第三数值所对应的第二存储状态，判断所述第一有效比特是否为特殊比特；以及当第一有效比特为特殊比特时，执行相对应的解码操作。

在本发明的一实施例中，所述多个存储状态若反应在存储状态电压分布图中是依照一顺序分布，当判断所述第一存储状态与所述第二存储状态若反应在所述存储状态电压分布图中的分布位置为不相邻时，所述存储器管理电路还用以判断所述第一有效比特为所述特殊比特。

在本发明的一实施例中，在读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的运作之前，所述存储器管理电路还用以执行下述运作：根据所述第一有效比特的所述第一数值执行第二解码操作；以及当根据所述第一有效比特的所述第一数值执行所述第二解码操作发生失败时，执行读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的运作。

在本发明的一实施例中，其中在执行所述相对应的解码操作的运作中，所述存储器管理电路还用以执行下述运作：将对应于所述第一有效比特的所述第一数值的解码参数调整为特定解码参数，其中所述解码参数用以在所述第二解码操作中对所述第一有效比特的所述第一数值进行解码；以及根据所述特定解码参数以及所述第一有效比特的所述第一数值执行第三解码操作以获得解码后的所述第一有效比特的第四数值。

在本发明的一实施例中，其中在判断所述第一有效比特为所述特殊比特的运作之后，所述存储器管理电路还用以判断所述第一有效比特为第四数值，其中所述第四数值不同于所述第一数值。

在本发明提供一种存储器存储装置，包括：连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。连接接口单元用以电性连接至主机系统。可复写式非易失性存储器模块包括多个存储单元，所述多个存储单元中的每一个存储单元具有多个存储状态的其中之一，所述多个存储状态中的每一个存储状态具有多个有效比特。存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，并且用以执行下述运作：读取所述多个存储单元中第一存储单元的第一存储状态以获得所述第一存储状态的第一有效比特的第一数值；读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的至少一第二有效比特的至少一第二数值；根据所述第二数值执行第一解码操作以获得解码后的所述第二有效比特的至少一第三数值；根据所述第一存储状态以及所述第三数值所对应的第二存储状态，判断所述第一有效比特是否为特殊比特；以及当第一有效比特为特殊比特时，执行相对应的解码操作。

在本发明的一实施例中，其中所述多个存储状态若反应在一存储状态电压分布图中是依照一顺序分布，当判断所述第一存储状态与所述第二存储状态若反应在所述存储状态电压分布图中的分布位置为不相邻时，所述存储器控制电路单元还用以判断所述第一有效比特为所述特殊比特。

在本发明的一实施例中，在读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的运作之前，所述存储器控制电路单元还用以执行下述运作：根据所述第一有效比特的所述第一数值执行第二解码操作；以及当根据所述第一有效比特的所述第一数值执行所述第二解码操作发生失败时，执行读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的运作。

在本发明的一实施例中，其中在执行所述相对应的解码操作的运作中，所述存储器控制电路单元还用以执行下述运作：将对应于所述第一有效比特的所述第一数值的解码参数调整为特定解码参数，其中所述解码参数用以在所述第二解码操作中对所述第一有效比特的所述第一数值进行解码；以及根据所述特定解码参数以及所述第一有效比特的所述第一数值执行第三解码操作以获得解码后的所述第一有效比特的第四数值。

在本发明的一实施例中，其中在判断所述第一有效比特为所述特殊比特的运作之后，所述存储器控制电路单元还用以判断所述第一有效比特为第四数值，其中所述第四数值不同于所述第一数值。

基于上述，本发明的比特判断方法、存储器控制电路单元与存储器存储装置可以用来判断一数据中的一个比特是否属于特殊比特(例如，HRE比特)。而根据所识别出的特殊比特，存储器控制器可以将该特殊比特所对应的解码参数调整为特定解码参数，并根据该特殊比特的数值以及该特定解码参数再次执行解码操作以尝试获得成功解码后的码字。通过上述方式，不但可以识别一数据中的特殊比特(例如，属于特定错误的比特)，还可以将对应该特殊比特的解码参数调整为特定解码参数，进而避免该特殊比特在解码的过程中影响其他比特的解码，并且能够提高解码成功的机率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

图5是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。

图6是根据一范例实施例所示出的存储单元阵列的示意图。

图7是根据一范例实施例所示出存储于存储单元阵列中的写入数据所对应的栅极电压的统计分配图。

图8是根据一范例实施例所示出的程序化存储单元的示意图。

图9是根据一范例实施例所示出的从存储单元中读取数据的示意图。

图10是根据另一范例实施例所示出的从存储单元中读取数据的示意图。

图11是根据本发明范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

图12是根据一范例实施例所示出的存储器控制电路单元的概要方块图。

图13是根据一范例实施例示出硬比特模式解码的示意图。

图14是根据一范例实施例示出软比特模式解码的示意图。

图15是根据一范例实施例示出比特判断方法的示意图。

图16是根据一范例实施例示出执行比特判断方法的范例的示意图。

图17是根据一范例实施例示出的解码后的第二有效比特的数值的示意图。

图18是根据一范例实施例示出的存储状态电压分布图的示意图。

图19是根据一范例实施例示出的将HRE比特的解码参数设定为特定解码参数的示意图。

图20是根据一范例实施例所示出的比特判断方法的流程图。

附图标记说明

10：存储器存储装置

11：主机系统

110：系统总线

111：处理器

112：随机存取存储器

113：只读存储器

114：数据传输接口

12：输入/输出(I/O)装置

20：主机板

201：U盘

202：存储卡

203：固态硬盘

204：无线存储器存储装置

205：全球定位系统模块

206：网络接口卡

207：无线传输装置

208：键盘

209：屏幕

210：喇叭

32：SD卡

33：CF卡

34：嵌入式存储装置

341：嵌入式多媒体卡

342：嵌入式多芯片封装存储装置

402：连接接口单元

404：存储器控制电路单元

406：可复写式非易失性存储器模块

2202：存储单元阵列

2204：字线控制电路

2206：位线控制电路

2208：行解码器

2210：数据输入/输出缓冲器

2212：控制电路

502、C1～C8：存储单元

504：位线

506：字线

508：共用源极线

512：选择栅漏极晶体管

514：选择栅源极晶体管

VA、VB、VC、VD、VE、VF、VG：读取电压

400(0)～400(N)：物理抹除单元

702：存储器管理电路

704：主机接口

706：存储器接口

708：错误检查与校正电路

710：缓冲存储器

712：电源管理电路

1410、1420、1510、1520：分布

1430、1501～1506：区域

1440～1444、V₁～V₅、V’₁～V’₅：读取电压

b₁～b₅：验证比特

G1：物理程序化单元组

LP1：下物理程序化单元

MP1：中物理程序化单元

UP1：上物理程序化单元

BD1：原始数值

DR1、DR2、DR3：解码结果

1800：存储状态电压分布图

S1～S7：区间

DIV_1、DIV_2：解码初始值

S2001：读取第一存储单元的第一存储状态以获得第一存储状态的第一有效比特的第一数值的步骤

S2003：根据第一有效比特的第一数值与对应于第一数值的解码参数，执行解码操作以对第一有效比特的第一数值进行解码的步骤

S2005：判断根据第一有效比特的第一数值执行解码操作是否发生失败的步骤

S2007：读取第一存储单元的第一存储状态以获得第一存储状态的第二有效比特的第二数值的步骤

S2009：根据第二数值执行解码操作以获得解码后的第二有效比特的第三数值的步骤

S2011：根据第一存储状态以及第三数值所对应的第二存储状态，判断第一有效比特是否为特殊比特的步骤

S2013：当判断第一存储状态与第二存储状态若反应在存储状态电压分布图中的分布位置为不相邻时，判断第一有效比特为特殊比特的步骤

S2015：将对应于第一有效比特的第一数值的解码参数调整为特定解码参数的步骤

S2017：根据特定解码参数以及第一有效比特的第一数值执行解码操作以获得解码后的第一有效比特的第四数值的步骤

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12电性连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110电性连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341和/或嵌入式多芯片封装存储装置(embedded Multi ChipPackage,eMCP)342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式存储装置。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

在本范例实施例中，连接接口单元402是相容于串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral ComponentInterconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、安全数字(Secure Digital,SD)接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi MediaCard,MMC)接口标准、崁入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embeddedMulti Chip Package,eMCP)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的存储单元是以阵列的方式设置。以下以二维阵列来对存储单元阵列进行说明。但是，在此须注意的是，以下范例实施例只是存储单元阵列的一种范例，在其他的范例实施例中，存储单元阵列的配置方式可以被调整以符合实务上的需求。

图5是根据一范例实施例所示出的可复写式非易失性存储器模块的概要方块图。图6是根据一范例实施例所示出的存储单元阵列的示意图。

请同时参照图5与图6，可复写式非易失性存储器模块406包括存储单元阵列2202、字线控制电路2204、位线控制电路2206、行解码器(column decoder)2208、数据输入/输出缓冲器2210与控制电路2212。

在本范例实施例中，存储单元阵列2202可包括用以存储数据的多个存储单元502、多个选择栅漏极(select gate drain,SGD)晶体管512与多个选择栅源极(select gatesource,SGS)晶体管514、以及连接此些存储单元的多条位线504、多条字线506、与共用源极线508(如图6所示)。存储单元502是以阵列方式(或立体堆叠的方式)配置在位线504与字线506的交叉点上。当从存储器控制电路单元404接收到写入指令或读取指令时，控制电路2212会控制字线控制电路2204、位线控制电路2206、行解码器2208、数据输入/输出缓冲器2210来写入数据至存储单元阵列2202或从存储单元阵列2202中读取数据，其中字线控制电路2204用以控制施予至字线506的电压，位线控制电路2206用以控制施予至位线504的电压，行解码器2208依据指令中的列位址以选择对应的位线，并且数据输入/输出缓冲器2210用以暂存数据。

可复写式非易失性存储器模块406中的存储单元是以临界电压的改变来存储多比特(bits)。具体来说，每一个存储单元的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，因而改变了存储单元的临界电压。此改变临界电压的程序也称为“把数据写入至存储单元”或“程序化存储单元”。随着临界电压的改变，存储单元阵列2202的每一存储单元具有多个存储状态。并且通过读取电压可以判断存储单元是属于哪一个存储状态，藉此取得存储单元所存储的比特。

请参照图7，以MLC NAND型快闪存储器为例，随着不同的临界电压，每一存储单元具有4种存储状态，并且此些存储状态分别地代表"11"、"10"、"00"与"01"等比特。换言之，每一个存储状态包括最低有效比特(Least Significant Bit，LSB)以及最高有效比特(Most Significant Bit，MSB)。在本范例实施例中，存储状态(即，"11"、"10"、"00"与"01")中从左侧算起的第1个比特为LSB，而从左侧算起的第2个比特为MSB。因此，在此范例实施例中，每一存储单元可存储2个比特。必须了解的是，图8所示出的临界电压及其存储状态的对应仅为一个范例。在本发明另一范例实施例中，临界电压与存储状态的对应也可是随着临界电压越大而以"11"、"10"、"01"与"00"排列，或是其他排列。此外，在另一范例时实例中，也可定义从左侧算起的第1个比特为MSB，而从左侧算起的第2个比特为LSB。

图8是根据一范例实施例所示出的程序化存储单元的示意图。

请参照图8，在本范例实施例中，存储单元的程序化是通过脉冲写入/验证临界电压方法来完成。具体来说，欲将数据写入至存储单元时，存储器控制电路单元404会设定初始写入电压以及写入脉冲时间，并且指示可复写式非易失性存储器模块406的控制电路2212使用所设定的初始写入电压以及写入脉冲时间来程序化存储单元，以进行数据的写入。之后，存储器控制电路单元404会施加验证电压至控制栅极来判断存储单元是否导通，进而判断存储单元是否已处于正确的存储状态(具有正确的临界电压)。倘若存储单元未被程序化至正确的存储状态时，存储器控制电路单元404指示控制电路2212以目前施予的写入电压加上一增量阶跃脉冲程序(Incremental-step-pulse programming,ISPP)调整值作为新的写入电压并且依据新的写入电压与写入脉冲时间再次来程序化存储单元。反之，倘若存储单元已被程序化至正确的存储状态时，则表示数据已被正确地写入至存储单元。例如，初始写入电压会被设定为16伏特(Voltage,V)，写入脉冲时间会被设定为18微秒(microseconds,μs)并且增量阶跃脉冲程序调整值被设定为0.6V，但本发明不限于此。

图9是根据一范例实施例所示出的从存储单元中读取数据的示意图，其是以MLCNAND型快闪存储器为例。

请参照图9，存储单元阵列2202的存储单元的读取运作是通过施予读取电压于控制栅极，通过存储单元的导通状态，来识别存储单元存储的数据。验证比特(VA)是用以指示施予读取电压VA时存储单元是否为导通；验证比特(VC)是用以指示施予读取电压VC时存储单元是否为导通；验证比特(VB)是用以指示施予读取电压VB时存储单元是否为导通。在此假设验证比特是”1”时表示对应的存储单元导通，而验证比特是”0”时表示对应的存储单元没有导通。如图9所示，通过验证比特(VA)～(VC)可以判断存储单元是处于哪一个存储状态，进而取得所存储的比特。

请参照图10，以TLC NAND型快闪存储器为例，每一个存储状态包括左侧算起的第1个比特的最低有效比特LSB、从左侧算起的第2个比特的中间有效比特(CenterSignificant Bit，CSB)以及从左侧算起的第3个比特的最高有效比特MSB。在此范例中，依照不同的临界电压，存储单元具有8种存储状态(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"与"011")。通过施加读取电压VA～VG于控制栅极，可以识别存储单元所存储的比特。

在此需说明的是，以MLC NAND型快闪存储器为例，排列在同一条字线上的数个存储单元可组成2个物理程序化单元，其中由此些存储单元的LSB所组成的物理程序化单元称为下物理程序化单元，并且由此些存储单元的MSB所组成的物理程序化单元称为上物理程序化单元。以TLC NAND型快闪存储器为例，排列在同一条字线上的数个存储单元可组成3个物理程序化单元，其中由此些存储单元的LSB所组成的物理程序化单元称为下物理程序化单元，由此些存储单元的CSB所组成的物理程序化单元称为中物理程序化单元，并且由此些存储单元的MSB所组成的物理程序化单元称为上物理程序化单元。

图11是根据本范例实施例所示出的存储单元存储架构与物理抹除单元的范例示意图。

请参照图11，以TLC NAND型快闪存储器为例，一个物理抹除单元是由多个物理程序化单元组所组成，其中每个物理程序化单元组包括由排列在同一条字线上的数个存储单元所组成的下物理程序化单元、中物理程序化单元与上物理程序化单元。例如，在物理抹除单元中，属于下物理程序化单元的第0个物理程序化单元、属于中物理程序化单元的第1个物理程序化单元和属于上物理程序化单元的第2个物理程序化单元会被视为一个物理程序化单元组。类似地，第3、4、5个物理程序化单元会被视为一个物理程序化单元组，并且以此类推其他物理程序化单元也是依据此方式被区分为多个物理程序化单元组。也就是说，在图11的范例实施例中，物理抹除单元总共有258个物理程序化单元，且由于排列在同一条字线上的数个存储单元所组成的下物理程序化单元、中物理程序化单元与上物理程序化单元会组成一个物理程序化单元组，故图11的物理抹除单元总共可以分成86个物理程序化单元组。然而需注意的是，本发明并不用于限定物理抹除单元中的物理程序化单元或物理程序化单元组的个数。

图12是根据本发明范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图12，可复写式非易失性存储器模块406的存储单元502会构成多个物理程序化单元，并且此些物理程序化单元会构成多个物理抹除单元400(0)～400(N)。具体来说，同一个字线上的存储单元会组成一或多个物理程序化单元。若每一个存储单元可存储2个以上的比特，则同一个字线上的物理程序化单元可被分类为下物理程序化单元与上物理程序化单元。例如，每一存储单元的LSB是属于下物理程序化单元，并且每一存储单元的MSB是属于上物理程序化单元。在此范例实施例中，物理程序化单元为程序化的最小单元。即，物理程序化单元为写入数据的最小单元。例如，物理程序化单元为物理页面或是物理扇(sector)。若物理程序化单元为物理页面，则每一个物理程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个物理扇，用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，错误更正码)。在本范例实施例中，每一个数据比特区包含32个物理扇，且一个物理扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的物理扇，本发明并不限制物理扇的大小以及个数。另一方面，物理抹除单元为抹除的最小单位。也即，每一物理抹除单元含有最小数目之一并被抹除的存储单元。例如，物理抹除单元为物理区块。

图13是根据一范例实施例所示出的存储器控制电路单元的概要方块图。必须了解的是，图13所示的存储器控制电路单元的结构仅为一范例，本发明不以此为限。

请参照图13，存储器控制电路单元404包括存储器管理电路702、主机接口704、存储器接口706及错误检查与校正电路708。

存储器管理电路702用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路702具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路702或任何包含于存储器控制电路单元404中的电路元件的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路702的控制指令是以固件型式来实作。例如，存储器管理电路702具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路702的控制指令也可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路702具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路702的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路702的控制指令也可以一硬件型式来实作。例如，存储器管理电路702包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路702还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口704是电性连接至存储器管理电路702并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口704来传送至存储器管理电路702。在本范例实施例中，主机接口704是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口704也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口706是电性连接至存储器管理电路702并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口706转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路702要存取可复写式非易失性存储器模块406，存储器接口706会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路702产生并且通过存储器接口706传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器位址等信息。

错误检查与校正电路708是电性连接至存储器管理电路702并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路702从主机系统11中接收到写入指令时，错误检查与校正电路708会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC code)或错误检查码(error detecting code，EDC)，并且存储器管理电路702会将对应此写入指令的数据与对应的错误更正码或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路702从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码或错误检查码，并且错误检查与校正电路708会依据此错误更正码或错误检查码对所读取的数据执行错误检查与校正程序。

在本发明一范例实施例中，存储器控制电路单元404还包括缓冲存储器710与电源管理电路712。缓冲存储器710是电性连接至存储器管理电路702并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路712是电性连接至存储器管理电路702并且用以控制存储器存储装置100的电源。

图14是根据一范例实施例示出硬比特模式解码的示意图。

请参照图14，在此以SLC快闪存储器为例，分布1410与分布1420是用来表示多个存储单元的存储状态，而分布1410与1420分别代表着不同的存储状态。这些存储单元可以属于同样的物理程序化单元或是不同的物理程序化单元，本发明并不在此限。在此假设当一个存储单元属于分布1410时，此存储单元所存储的是比特“1”；当存储单元属于分布1420时，此存储单元存储的是比特“0”。当存储器管理电路702以读取电压1440来读取存储单元时，存储器管理电路702会取得验证比特，其是用来指示此存储单元是否为导通。在此假设存储单元导通时验证比特是“1”，反之则是“0”，但本发明并不在此限。若此验证比特为“1”，则存储器管理电路702会判断此存储单元属于分布1410，反之则是分布1420。然而，分布1410与分布1420在区域1430中是重叠的。也就是说，有若干个存储单元应该是属于分布1410但被识别为分布1420，并且有若干个存储单元应该是属于分布1420但被识别为分布1410。

在此范例实施例中，当要读取上述的存储单元时，存储器管理电路702会先选择一读取电压(例如，读取电压1441)来读取这些存储单元以取得存储单元的验证比特。错误检查与校正电路708会根据存储单元的验证比特来执行包含一机率解码算法的解码操作，以产生多个解码比特，而此些解码比特可以组成一个码字。

在本范例实施例中，机率解码算法是把一个符号(symbol)可能的解码结果当做一个候选人(candidate)，并且在解码过程中输入的信息或者中间运算过程的数值是以这些候选人的机率值或是候选人之间机率的比例来表示，进而决定最有可能的候选人是哪一个。举例而言，如果一个符号有两个候选人(比特0and 1)，机率解码算法是各自依照0或者1发生的机率去计算最有可能的候选人，或者是以0与1之间机率的比例去计算最有可能的候选人。假如是N个候选人，例如在有限场(Finite Field)下可能的数值为0～N-1(N为正整数，每一个候选人是代表多个比特)，则机率解码算法是各自计算N个候选人的机率来决定最有可能的候选人，或者是以其中一个数值的机率作为分母去计算相对的机率比例来决定最有可能的候选人。在一范例实施例中，上述机率的比例也可以用对数的形式来表示。

在本范例实施例中，机率解码算法可以是回旋码(convolutional code)、涡轮码(turbo code)、低密度奇偶检查码(low-density parity-check code)或其他具有机率解码特征的算法。举例来说，在回旋码与涡轮码中，可以用有限状态机(finite statemachine)来编码与解码，并且在本范例实施例中会根据验证比特来计算最有可能的多个状态，进而产生解码比特。以下将以低密度奇偶检查码为例进行说明。

若使用的是低密度奇偶检查码，在根据验证比特来执行解码操作时，存储器管理电路702还会根据每一个验证比特来取得每一个存储单元的解码初始值。例如，若验证比特是“1”，存储器管理电路702会设定对应的存储单元的解码初始值为n；若验证比特是“0”，则解码初始值为-n。其中n为正数，但本发明并不限制正整数n的值为多少。在一实施例中，n例如是8。

接下来，错误检查与校正电路708会根据这些解码初始值来执行低密度奇偶检查算法的迭代解码以产生包含多个解码比特的码字。在迭代解码中，这些解码初始值会不断地被更新以代表一个机率值，而这个机率值也被称为可靠度(realiability)或信心度(belief)。被更新的解码初始值会被转换成多个解码比特，错误检查与校正电路708会把这些解码比特当作一个向量，并将此向量与低密度奇偶检查算法的奇偶检查矩阵(parity-check matrix)做模2(module 2)的矩阵相乘，以取得多个校验子(syndrome)。这些校验子可以用来判断解码比特所组成的码字是否为有效的码字。若解码比特所组成的码字是有效的码字，则迭代解码会停止，并且错误检查与校正电路708会输出这些解码比特所组成的码字。若解码比特组成无效的码字，则会继续更新解码初始值并且产生新的解码比特以进行下一次迭代。当迭代次数到达预设迭代次数时，迭代解码会停止。错误检查与校正电路708会利用最后一次迭代所产生的解码比特来判断是否解码成功。例如，若根据校验子判断最后一次迭代所产生的解码比特组成有效的码字，则是解码成功；若第一解码比特组成无效的码字，则表示解码失败。

在另一范例实施例中解码操作所包括的机率解码算法是回旋码与涡轮码，并且解码操作中还会包括其他的错误校正码。例如，回旋码与涡轮码可以搭配任意算法的奇偶码一起使用。在解码操作中回旋码或涡轮码的解码部分执行完毕以后，奇偶码可以用来判断所产生的解码比特所组成的码字是否为有效的码字，进而判断是否解码成功。

不论使用何种错误校正码，若解码失败，表示这些存储单元存储有不可更正的错误比特。若解码失败，存储器管理电路702会重新取得另一读取电压，并用此另一读取电压(例如读取电压1442)来读取这些存储单元，以重新取得存储单元的验证比特。存储器管理电路702会根据重新取得的验证比特来执行上述的解码操作以取得由多个解码比特组成的另一码字。在一范例实施例中，错误检查与校正电路708会根据该另一码字所对应的校验子判断所述另一码字是否为有效的码字。若所述另一码字非为有效的码字时，存储器管理电路702会判断解码失败。若重新取得读取电压的次数没有超过预设次数，则存储器管理电路702会再重新取得其他取得电压(例如，读取电压1443)，并且根据重新取得的读取电压1443读取存储单元，以重新取得验证比特并执行解码操作。

换句话说，当有不可更正的错误比特时，通过重新取得读取电压，一些存储单元的验证比特会被改变，进而改变机率解码算法中若干个机率值，进而有机会改变了解码操作的解码结果。逻辑上来说，上述重新取得读取电压的动作是要翻转(flip)一个码字中的若干比特，并对新的码字重新解码。在一些情况下，在翻转前无法解码的码字(有不可更正的错误比特)，有可能在翻转后可以解码。并且，在一范例实施例中存储器管理电路702会尝试解码数次，直到尝试的次数超过预设次数为止。然而，本发明并不限制预设次数为多少。

值得注意的是，在图14中所举的是SLC快闪存储器的例子，但重新取得读取电压的步骤也可以适用于MLC或是TLC快闪存储器。如图9所示，改变读取电压VA会翻转一个存储单元的LSB，而改变读取电压VB或VC则可以翻转一个存储单元的MSB。因此，改变读取电压VA、VB或VC都可以将一个码字改变为另一个码字。改变码字的结果也适用于图10的TLC快闪存储器。本发明并不限制所使用的是SLC、MLC或是TLC快闪存储器。

在图14的范例实施例中，存储单元的解码初始值是根据一个验证比特而被分为两个数值(例如，n与-n)。根据两种数值来执行的迭代解码也被称为硬比特模式(hard bitmode)的迭代解码。然而，上述改变读取电压的步骤也可以应用在软比特模式(soft bitmode)的迭代解码，其中每一个存储单元的解码初始值是根据多个验证比特所决定。值得注意的是，不论是硬比特模式或是软比特模式，在迭代解码中都会计算比特的机率值，因此都属于机率解码算法。

图15是根据一范例实施例示出软比特模式解码的示意图。

如上所述，当施加读取电压于存储单元的控制栅极以后，随着存储单元是否导通，存储器管理电路702所取得的验证比特会是“0”或是“1”。在此假设若存储单元没有导通时则对应的验证比特是“0”，反之则是“1”。在图15中，存储器管理电路702会施加读取电压V₁～V₅至存储单元以取得5个验证比特。具体来说，读取电压V₁是对应到验证比特b₁；读取电压V₂是对应到验证比特b₂；读取电压V₃是对应到验证比特b₃；读取电压V₄是对应到验证比特b₄；读取电压V₅是对应到验证比特b₅。若一个存储单元的临界电压是在区间1501，则从验证比特b₁至验证比特b₅，存储器管理电路702所取得的验证比特会是“11111”；若存储单元的临界电压是在区间1502，则验证比特会是“01111”；若存储单元的临界电压是在区间1503，则验证比特会是“00111”；若存储单元的临界电压是在区间1504，则验证比特会是“00011”；若存储单元的临界电压是在区间1505，则验证比特会是“00001”；若存储单元的临界电压是在区间1506，则验证比特会是“00000”。

在此范例实施例中，读取电压V₁～V₅的其中之一会被设定为正负号(sign)读取电压。此正负号读取电压是用来决定解码初始值的正负号。例如，若读取电压V₃为正负号读取电压，则区间1501～1503所对应的解码初始值会小于0，并且区间1504～1506所对应的解码初始值会大于0。此外，在每一个区间中，可以事先计算出存储单元属于分布1510的机率与属于分布1520的机率。根据这两个机率可以计算出对数可能性比值(Log LikelihoodRatio，LLR)，而此对数可能性比值可用来决定解码初始值的绝对值的大小。因此，存储器管理电路702是根据正负号读取电压与验证比特b₁～b₅取得存储单元在软比特模式下的解码初始值。举例来说，区间1501～1503所对应的解码初始值会可以分别为-8、-4与-3，区间1504～1506所对应的解码初始值会可以分别为3、4与8。在一范例实施例中，各个区间所对应的解码初始值可以事先被计算出来并且存储在一个查找表中。存储器管理电路702可以将验证比特b₁～b₅输入此查找表中，藉此取得对应的解码初始值。换言之，实作上存储器管理电路702也可以根据验证比特b₁～b₅，而不参照正负号读取电压，便取得存储单元在软比特模式下的解码初始值。此外，若设定不同的正负号读取电压，存储器管理电路702可以使用不同的查找表。

在存储器管理电路702取得解码初始值以后，错误检查与校正电路708会对解码初始值执行迭代解码以取得由多个解码比特组成的码字，并利用这些由多个解码比特组成的码字来判断是否解码成功。若解码失败，存储器管理电路702可以重新取得另一读取电压。

在重新取得另一读取电压以后，每一个区间所对应的对数可能性比值也会改变，因此存储器管理电路702会使用不同的查找表以取得解码初始值。逻辑上来说，改变读取电压是为了翻转一个码字中若干个比特，并且给予不同的解码初始值(改变数值大小或是正负号)，使得改变前无法解码的码字(有不可更正的错误比特)，有可能在改变后可以解码。

在图15的范例实施例中，一个软比特模式解码(也称为，软比特解码操作)的解码初始值是由5个验证比特(读取电压)所决定。然而，在其他范例实施例中，一个软比特模式解码的解码初始值也可以由数目更多或更少的验证比特来决定，本发明并不在此限。

然而需注意的是，一般来说，使用HRE比特执行软比特模式解码时，会导致比特错误率的错误地面区(error floor region)与解码器的解码收敛速度(decodingconverging speed)的降低，进而可能导致解码失败。因此，本发明提出的比特判断方法可以在一码字解码失败时，找出(或判断)该码字中的HRE比特，并且将对应该HRE比特的LLR(也称为，解码参数)调整为一特定数值并根据调整后的LLR所对应的解码初始值重新对该码字进行解码以尝试获得解码成功的码字。特别是，将对应该HRE比特的LLR调整为特定数值可以避免该HRE比特在解码的过程中影响其他比特的解码，进而能够提高解码成功的机率。在此需说明的是，虽然本申请是以找出码字中的特殊比特(例如，前述的HRE比特)为范例来进行说明，然而本发明并不用于限制特殊比特的错误发生种类。在其他实施例中，前述的特殊比特也可以是由其他非HRE所产生的错误。

以下以找出码字中的HRE比特的实施例进行说明。

请参照图16，假设可复写式非易失性存储器模块406中具有一物理程序化单元组G1。物理程序化单元组G1具有下物理程序化单元LP1、中物理程序化单元MP1以及上物理程序化单元UP1。物理程序化单元组G1由位于同一字线上的存储单元C1～C8所构成。存储单元C1～C8的LSB可以组成下物理程序化单元LP1，存储单元C1～C8的CSB可以组成中物理程序化单元MP1，存储单元C1～C8的MSB可以组成上物理程序化单元UP1。

假设存储器管理电路702读取中物理程序化单元MP1的数据并且存储器管理电路702(或错误检查与校正电路708)根据此数据执行软比特解码操作(在此称为，第二解码操作)。当存储器管理电路702根据中物理程序化单元MP1的数据执行第二解码操作发生失败时，可以执行本发明的比特判断方法来判断中物理程序化单元MP1的数据中的是否包含HRE比特。

举例来说，如图16所示，在判断中物理程序化单元MP1的数据中的是否包含HRE比特的过程中，需先读取出物理程序化单元MP1(也称为，第一物理程序化单元)所属的物理程序化单元组G1中的其他物理程序化单元的数据。也就是说，存储器管理电路702需读取出下物理程序化单元LP1以及上物理程序化单元UP1的数据。

在此以判断中物理程序化单元MP1的第1个比特是否为HRE比特来举例说明。中物理程序化单元MP1的第1个比特的数值为存储单元C1(在此称为，第一存储单元)的CSB(在此称为，第一有效比特)的数值(在此称为，第一数值)，而此第一数值为“1”。第一数值可以是在前述的第二解码操作之前所读出或者是在判断中物理程序化单元MP1的第1个比特是否HRE比特的过程中所读出，在此不做限制。而在本发明的比特判断方法中，存储器管理电路702会读取下物理程序化单元LP1以获得下物理程序化单元LP1的第1个比特，而下物理程序化单元LP1的第1个比特的数值为存储单元C1的LSB的数值。类似地，存储器管理电路702会读取上物理程序化单元UP1以获得上物理程序化单元UP1的第1个比特，而上物理程序化单元UP1的第1个比特的数值为存储单元C1的MSB的数值。其中，存储单元C1的LSB与MSB可以统称为“第二有效比特”，且此第二有效比特的数值可以统称为“第二数值”。

换句话说，以存储单元C1的观点来看，前述的“第一有效比特”与“第二有效比特”的值代表存储单元目前的存储状态(也称为，第一存储状态)。以图16的范例来说，存储单元C1目前的存储状态为“110”。

在取得前述的第二数值后，存储器管理电路702会根据第二数值执行软比特解码操作(在此称为，第一解码操作)以获得解码后的第二有效比特的数值(在此称为，第三数值)，并根据前述的第一存储状态以及第三数值所对应的存储状态(在此称为，第二存储状态)，判断第一有效比特是否为数于HRE比特(也称为，特殊比特)。

详细来说，图17是根据一范例实施例示出的解码后的第二有效比特的数值的示意图。

请参照图17，接续图16的范例，存储器管理电路702(或错误检查与校正电路708)例如会分别对下物理程序化单元LP1以及上物理程序化单元UP1所存储的数据执行软比特解码操作(即上述的第一解码操作)。在执行第一解码操作之前，存储单元C1的LSB(即，下物理程序化单元LP1的第1个比特)的数值为“1”，而存储单元C1的MSB(即，上物理程序化单元UP1的第1个比特)数值为“0”，如图17的原始数值BD1所示。在执行第一解码操作后，存储单元C1的LSB与存储单元C1的MSB可能会有三种解码结果。例如，在执行第一解码操作后，存储单元C1的LSB的数值仍为“1”，而存储单元C1的MSB数值变为“1”，如图17的解码结果DR1所示。或者，在执行第一解码操作后，存储单元C1的LSB的数值变为“0”，而存储单元C1的MSB数值仍为“0”，如图17的解码结果DR2所示。或者，在执行第一解码操作后，存储单元C1的LSB的数值变为“0”，而存储单元C1的MSB数值变为“1”，如图17的解码结果DR3所示。

接着，存储器管理电路702可以根据解码结果DR1、解码结果DR2或解码结果DR3所对应的存储状态(即，前述的第二存储状态)以及存储单元C1的前述的第一存储状态，判断存储单元C1的CSB(即，中物理程序化单元的第1个比特)是否为HRE比特。特别是，当第一存储状态与第二存储状态在一存储状态电压分布图中的分部为不相邻(例如，第一存储状态与第二存储状态间隔一个以上的存储状态)时，存储器管理电路702可以判断存储单元C1的CSB(即，中物理程序化单元的第1个比特)为HRE比特。

详细来说，图18是根据一范例实施例示出的存储状态电压分布图的示意图。

请参照图18，图18的存储状态电压分布图1800与图10相似，皆是根据临界电压将存储单元画分为多个(例如，8个)存储状态，而此些存储状态在存储状态电压分布图1800中按照一顺序排列。例如，存储状态电压分布图1800中的存储状态依序以"111"、"110"、"100"、"101"、"001"、"000"、"010"与"011"的顺序排列。由于存储单元C1在解码前的存储状态为“110”，因此在图18的存储状态电压分布图1800中，存储单元C1在解码前的存储状态是位于区间S1中。当存储单元C1的LSB与MSB的解码结果为图17中的解码结果DR1时，在图18的存储状态电压分布图1800中，解码结果DR1是对应至区间S2及S3，而区间S2及S3所对应的存储状态的LSB与MSB的值分别为“1”与“1”。需注意的是。由于位于区间S2的存储状态“111”在存储状态电压分布图1800中是与存储单元C1在解码前的存储状态(即，“110”)相邻，因此存储器管理电路702并无法确认存储单元C1的CSB的错误是否是属于HRE的错误，在此情况下，存储器管理电路702不会根据解码结果DR1将存储单元C1的CSB(即，中物理程序化单元MP1的第1个比特)识别为HRE比特。

当存储单元C1的LSB与MSB的解码结果为图17中的解码结果DR2时，在图18的存储状态电压分布图1800中，解码结果DR2是对应至区间S4及S5，而区间S4及S5所对应的存储状态的LSB与MSB的值分别为“0”与“0”。由于位于区间S4及S5的存储状态在存储状态电压分布图1800中分别与存储单元C1在解码前的存储状态(即，“110”)不相邻且相距至少一个存储状态以上，因此存储器管理电路702可以判断存储单元C1的CSB的错误是属于HRE的错误，并且根据解码结果DR2将存储单元C1的CSB(即，中物理程序化单元MP1的第1个比特)识别为HRE比特。

当存储单元C1的LSB与MSB的解码结果为图17中的解码结果DR3时，在图18的存储状态电压分布图1800中，解码结果DR3是对应至区间S6及S7，而区间S6及S7所对应的存储状态的LSB与MSB的值分别为“0”与“1”。由于位于区间S6及S7的存储状态在存储状态电压分布图1800中分别与存储单元C1在解码前的存储状态(即，“110”)不相邻且相距至少一个存储状态以上，因此存储器管理电路702可以判断存储单元C1的CSB的错误是属于HRE的错误，并且根据解码结果DR3将存储单元C1的CSB(即，中物理程序化单元MP1的第1个比特)识别为HRE比特。

当一个比特被识别为HRE比特时，存储器管理电路702(或错误检查与校正电路708)会将对应于此比特在前次解码时的LLR(也称为，解码参数)调整为一特定的数值(也称为，特定解码参数)，并且根据此特定解码参数以及前述被识别为HRE比特的数值再次执行解码操作(也称为，第三解码操作)以获得该HRE比特在解码后的数值(也称为，第四数值)。

更详细来说，图19是根据一范例实施例示出的将HRE比特的解码参数设定为特定解码参数的示意图。

请参照图19，接续图17的范例，假设在前述的第一解码操作中，用于对中物理程序化单元MP1中的数据进行软比特解码的解码初始值DIV_1为“3-8 8 8-3 8-8-8”。而假设中物理程序化单元MP1中第1、4、6个比特(即，存储单元C1、C4与C6的CSB)被识别为HRE比特，存储器管理电路702会将对应于中物理程序化单元MP1中第1、4、6个比特的LLR设定为特定的数值(例如，0)以产生解码初始值DIV_2，其中解码初始值DIV_2为“0-8 8 0-3 0-8-8”。存储器管理电路702会再次根据解码初始值DIV_2与中物理程序化单元MP1中的数据进行软比特解码以尝试获得解码后的中物理程序化单元MP1中的数据的各个数值。特别是，将该HRE比特的LLR调整为前述特定的数值(例如，将LLR调低)可以避免HRE比特在解码的过程中影响其他比特的解码，进而能够提高解码成功的机率。

需注意的是，在上述图19的实施例中是描述当一个比特被识别为HRE比特时，存储器管理电路702会将对应于此比特在前次解码时的解码参数调整为特定的数值并且根据此特定解码参数再次执行解码操作。然而本发明不限于此，在其他实施例中，当一个比特被识别为HRE比特时，存储器管理电路702也可以直接翻转该比特的数值(例如，“0”)为另一数值(例如，“1”)。举例来说，当存储器管理电路702经由前述方式将图16中存储单元C1的CSB(即，中物理程序化单元MP1的第1个比特)识别为HRE比特时，存储器管理电路702可以也可以直接翻转存储单元C1的CSB以将存储单元C1的CSB的原始数值(例如，“1”)判断为另一数值(例如，“0”，在此称为第四数值)。

需说明的是，上述的范例是用于根据一存储单元解码后的LSB与MSB判断该存储单元的CSB是否为HRE比特，并且当该CSB为HRE比特时将对应该CSB的解码参数调整为特定解码参数后再次进行解码。然而本发明不限于此，在另一实施例中，也可以根据一存储单元解码后的LSB与CSB判断该存储单元的MSB是否为HRE比特，并且当该MSB为HRE比特时将对应该MSB的解码参数调整为特定解码参数后再次进行解码。此外，在另一实施例中，也可以根据一存储单元解码后的CSB与MSB判断该存储单元的LSB是否为HRE比特，并且当该LSB为HRE比特时将对应该LSB的解码参数调整为特定解码参数后再次进行解码。此外，虽然上述范例是以TLC NAND型快闪存储器来进行描述，而本发明不限于此。在其他实施例中，上述的比特判断方法也可以应用在MLC NAND型快闪存储器中。而本发明也不用于限定上述的特定解码参数为何。

图20是根据一范例实施例所示出的比特判断方法的流程图。

请参照图20，在步骤S2001中，存储器管理电路702读取第一存储单元的第一存储状态以获得第一存储状态的第一有效比特的第一数值。在步骤S2003中，存储器管理电路702根据第一有效比特的第一数值与对应于第一数值的解码参数，执行解码操作以对第一有效比特的第一数值进行解码。在步骤S2005中，存储器管理电路702判断根据第一有效比特的第一数值执行解码操作是否发生失败。若没有发生失败，则结束图20的流程。然而，当根据第一有效比特的第一数值执行解码操作发生失败时，在步骤S2007中，存储器管理电路702读取第一存储单元的第一存储状态以获得第一存储状态的第二有效比特的第二数值。在步骤S2009中，存储器管理电路702根据第二数值执行解码操作以获得解码后的第二有效比特的第三数值。在步骤S2011中，存储器管理电路702根据第一存储状态以及第三数值所对应的第二存储状态，判断第一有效比特是否为特殊比特。当判断第一存储状态与第二存储状态若反应在存储状态电压分布图中的分布位置为相邻时，存储器管理电路702会判断第一有效比特非为特殊比特，因此结束图20的流程。然而，当判断第一存储状态与第二存储状态若反应在存储状态电压分布图中的分布位置为不相邻时，在步骤S2013中，存储器管理电路702判断第一有效比特为特殊比特。之后，在步骤S2015中，存储器管理电路702将对应于第一有效比特的第一数值的解码参数调整为特定解码参数，并且在步骤S2017中，存储器管理电路702根据此特定解码参数以及第一有效比特的第一数值执行解码操作以获得解码后的第一有效比特的第四数值。

综上所述，本发明的比特判断方法、存储器控制电路单元与存储器存储装置可以用来判断一数据中的一个比特是否属于特殊比特(例如，HRE比特)。而根据所识别出的特殊比特，存储器控制器可以将该特殊比特所对应的解码参数调整为特定解码参数，并根据该特殊比特的数值以及该特定解码参数再次执行解码操作以尝试获得成功解码后的码字。通过上述方式，不但可以识别一数据中的特殊比特(例如，属于特定错误的比特)，还可以将对应该特殊比特的解码参数调整为特定解码参数，进而避免该特殊比特在解码的过程中影响其他比特的解码，并且能够提高解码成功的机率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims

1.一种比特判断方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元，所述多个存储单元中的每一个存储单元具有多个存储状态的其中之一，所述多个存储状态中的每一个存储状态具有多个有效比特，所述比特判断方法包括：

通过存储器管理电路读取所述多个存储单元中第一存储单元的第一存储状态以获得所述第一存储状态的第一有效比特的第一数值；

通过所述存储器管理电路读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的至少一第二有效比特的至少一第二数值；

通过错误检查与校正电路根据所述第二数值执行第一解码操作以获得解码后的所述第二有效比特的至少一第三数值；

通过所述存储器管理电路根据所述第一存储状态以及所述第三数值所对应的第二存储状态，判断所述第一有效比特是否为特殊比特；以及

当所述第一有效比特为所述特殊比特时，通过所述错误检查与校正电路执行相对应的解码操作。

2.根据权利要求1所述的比特判断方法，其中所述多个存储状态若反应在存储状态电压分布图中是依照顺序分布，所述方法还包括：

当判断所述第一存储状态与所述第二存储状态若反应在所述存储状态电压分布图中的分布位置为不相邻时，判断所述第一有效比特为所述特殊比特。

3.根据权利要求2所述的比特判断方法，其中在读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的步骤之前，所述方法还包括：

根据所述第一有效比特的所述第一数值执行第二解码操作；以及

当根据所述第一有效比特的所述第一数值执行所述第二解码操作发生失败时，执行读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的步骤。

4.根据权利要求3所述的比特判断方法，其中执行所述相对应的解码操作的步骤包括：

将对应于所述第一有效比特的所述第一数值的解码参数调整为特定解码参数，其中所述解码参数用以在所述第二解码操作中对所述第一有效比特的所述第一数值进行解码；以及

根据所述特定解码参数以及所述第一有效比特的所述第一数值执行第三解码操作以获得解码后的所述第一有效比特的第四数值。

5.根据权利要求4所述的比特判断方法，其中所述第一解码操作、所述第二解码操作以及所述第三解码操作为软比特解码操作。

6.根据权利要求5所述的比特判断方法，其中所述解码参数与所述特定解码参数为所述软比特解码操作中的对数可能性比值。

7.根据权利要求3所述的比特判断方法，其中在判断所述第一有效比特为所述特殊比特的步骤之后，所述方法还包括：

判断所述第一有效比特为第四数值，其中所述第四数值不同于所述第一数值。

8.根据权利要求1所述的比特判断方法，其中所述可复写式非易失性存储器模块包括多个字线，所述多个存储单元被配置于所述多个字线与多个位线的交错处，其中

所述第一存储单元位于所述多个字线中的第一字线上，且位于所述第一字线上的其他存储单元以及所述第一存储单元形成物理程序化单元组，所述物理程序化单元组中的第一物理程序化单元用以存储所述第一数值，所述物理程序化单元组中的至少一第二物理程序化单元用以存储所述第二数值，且所述第一物理程序化单元不同于所述第二物理程序化单元。

9.一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个存储单元，所述多个存储单元中的每一个存储单元具有多个存储状态的其中之一，所述多个存储状态中的每一个存储状态具有多个有效比特，所述存储器控制电路单元包括：

主机接口，用以电性连接至主机系统；

存储器接口，用以电性连接至所述可复写式非易失性存储器模块；

存储器管理电路，电性连接至所述主机接口以及所述存储器接口，

其中所述存储器管理电路用以读取所述多个存储单元中第一存储单元的第一存储状态以获得所述第一存储状态的第一有效比特的第一数值，

其中所述存储器管理电路还用以读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的至少一第二有效比特的至少一第二数值，

其中所述存储器管理电路还用以根据所述第二数值执行第一解码操作以获得解码后的所述第二有效比特的至少一第三数值，

其中所述存储器管理电路还用以根据所述第一存储状态以及所述第三数值所对应的第二存储状态，判断所述第一有效比特是否为特殊比特，以及

其中当所述第一有效比特为所述特殊比特时，所述存储器管理电路还用以执行相对应的解码操作。

10.根据权利要求9所述的存储器控制电路单元，其中所述多个存储状态若反应在存储状态电压分布图中是依照顺序分布，

当判断所述第一存储状态与所述第二存储状态若反应在所述存储状态电压分布图中的分布位置为不相邻时，所述存储器管理电路还用以判断所述第一有效比特为所述特殊比特。

11.根据权利要求10所述的存储器控制电路单元，其中在读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的运作之前，

所述存储器管理电路还用以根据所述第一有效比特的所述第一数值执行第二解码操作，以及

当根据所述第一有效比特的所述第一数值执行所述第二解码操作发生失败时，所述存储器管理电路还用以执行读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的运作。

12.根据权利要求11所述的存储器控制电路单元，其中在执行所述相对应的解码操作的运作中，

所述存储器管理电路还用以将对应于所述第一有效比特的所述第一数值的解码参数调整为特定解码参数，其中所述解码参数用以在所述第二解码操作中对所述第一有效比特的所述第一数值进行解码，以及

所述存储器管理电路还用以根据所述特定解码参数以及所述第一有效比特的所述第一数值执行第三解码操作以获得解码后的所述第一有效比特的第四数值。

13.根据权利要求12所述的存储器控制电路单元，其中所述第一解码操作、所述第二解码操作以及所述第三解码操作为软比特解码操作。

14.根据权利要求13所述的存储器控制电路单元，其中所述解码参数与所述特定解码参数为所述软比特解码操作中的对数可能性比值。

15.根据权利要求11所述的存储器控制电路单元，其中在判断所述第一有效比特为所述特殊比特的运作之后，

所述存储器管理电路还用以判断所述第一有效比特为第四数值，其中所述第四数值不同于所述第一数值。

16.根据权利要求9所述的存储器控制电路单元，其中所述可复写式非易失性存储器模块包括多个字线，所述多个存储单元被配置于所述多个字线与多个位线的交错处，其中

17.一种存储器存储装置，包括：

连接接口单元，用以电性连接至主机系统；

可复写式非易失性存储器模块，包括多个存储单元，所述多个存储单元中的每一个存储单元具有多个存储状态的其中之一，所述多个存储状态中的每一个存储状态具有多个有效比特；以及

存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以读取所述多个存储单元中第一存储单元的第一存储状态以获得所述第一存储状态的第一有效比特的第一数值，

其中所述存储器控制电路单元还用以读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的至少一第二有效比特的至少一第二数值，

其中所述存储器控制电路单元还用以根据所述第二数值执行第一解码操作以获得解码后的所述第二有效比特的至少一第三数值，

其中所述存储器控制电路单元还用以根据所述第一存储状态以及所述第三数值所对应的第二存储状态，判断所述第一有效比特是否为特殊比特，以及

其中当所述第一有效比特为所述特殊比特时，所述存储器控制电路单元还用以执行相对应的解码操作。

18.根据权利要求17所述的存储器存储装置，其中所述多个存储状态若反应在存储状态电压分布图中是依照顺序分布，

当判断所述第一存储状态与所述第二存储状态若反应在所述存储状态电压分布图中的分布位置为不相邻时，所述存储器控制电路单元还用以判断所述第一有效比特为所述特殊比特。

19.根据权利要求18所述的存储器存储装置，其中在读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的运作之前，

所述存储器控制电路单元还用以根据所述第一有效比特的所述第一数值执行第二解码操作，以及

当根据所述第一有效比特的所述第一数值执行所述第二解码操作发生失败时，所述存储器控制电路单元还用以执行读取所述第一存储单元的所述第一存储状态以获得所述第一存储状态的所述第二有效比特的所述第二数值的运作。

20.根据权利要求19所述的存储器存储装置，其中在执行所述相对应的解码操作的运作中，

所述存储器控制电路单元还用以将对应于所述第一有效比特的所述第一数值的解码参数调整为特定解码参数，其中所述解码参数用以在所述第二解码操作中对所述第一有效比特的所述第一数值进行解码，以及

所述存储器控制电路单元还用以根据所述特定解码参数以及所述第一有效比特的所述第一数值执行第三解码操作以获得解码后的所述第一有效比特的第四数值。

21.根据权利要求20所述的存储器存储装置，其中所述第一解码操作、所述第二解码操作以及所述第三解码操作为软比特解码操作。

22.根据权利要求21所述的存储器存储装置，其中所述解码参数与所述特定解码参数为所述软比特解码操作中的对数可能性比值。

23.根据权利要求19所述的存储器存储装置，其中在判断所述第一有效比特为所述特殊比特的运作之后，

所述存储器控制电路单元还用以判断所述第一有效比特为第四数值，其中所述第四数值不同于所述第一数值。

24.根据权利要求17所述的存储器存储装置，其中所述可复写式非易失性存储器模块包括多个字线，所述多个存储单元被配置于所述多个字线与多个位线的交错处，其中