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CN110718241B - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置，该半导体存储器装置包括：基板，其包括单元区域和细长区域；逻辑结构，其设置在基板上方，该逻辑结构包括逻辑电路元件以及电联接到逻辑电路元件的底部布线；源极板，其设置在逻辑结构上方；存储器结构，其包括多个存储器单元和多个栅极层，其中，所述多个存储器单元设置在单元区域的源极板上方，并且多个栅极层层叠在细长区域和单元区域的源极板上方以彼此分离，并且多个栅极层联接到所述多个存储器单元；以及第一狭缝，其在单元区域和细长区域之间的边界处切割源极板，其中，细长区域的源极板被浮置，而不管存储器单元和逻辑电路元件的操作如何。

Description

半导体存储器装置
技术领域
各种实施方式总体上涉及半导体存储器装置，更具体地，涉及一种三维结构的半导体存储器装置。
背景技术
近年来，随着信息通信装置的多功能性，对半导体存储器装置的大容量和高集成度存在需求，并且包括在半导体存储器装置中的用于半导体存储器装置的操作和电联接的逻辑电路和布线的结构复杂。因此，需要具有优异电特性的半导体存储器装置。
发明内容
提供了一种具有优异电特性的大容量、高集成度半导体存储器装置。
在实施方式中，一种半导体存储器装置可包括：基板，其包括单元区域和细长区域；逻辑结构，其设置在基板上方，该逻辑结构包括逻辑电路元件以及电联接到逻辑电路元件的底部布线；源极板，其设置在逻辑结构上方；存储器结构，其包括多个存储器单元和多个栅极层，其中，所述多个存储器单元设置在单元区域的源极板上方，所述多个栅极层层叠在单元区域和细长区域的源极板上方以彼此分离并且联接到所述多个存储器单元；以及第一狭缝，其在单元区域和细长区域之间的边界处切割源极板。细长区域的源极板被浮置，而不管存储器单元和逻辑电路元件的操作如何。
在实施方式中，一种半导体存储器装置可包括：存储器结构，其包括交替地层叠在单元区域和细长区域的源极板上方的多个栅极层和多个层间介电层以及通过栅极层和层间介电层联接到单元区域的源极板的多个沟道结构；逻辑结构，其设置在基板和源极板之间，并且包括被配置为控制存储器结构的逻辑电路元件以及联接到逻辑电路元件的底部布线；以及第一狭缝，其在单元区域和细长区域之间的边界处切割源极板。细长区域的源极板与逻辑结构和单元区域的源极板电隔离。
在实施方式中，一种半导体存储器装置可包括：基板，其包括单元区域和细长区域；逻辑结构，其设置在基板上方，该逻辑结构包括逻辑电路元件以及电联接到逻辑电路元件的底部布线；源极板，其设置在逻辑结构上；存储器结构，其设置在单元区域的源极板上方，该存储器结构在细长区域中包括具有阶梯结构的多个间隔开的栅极层；以及第一狭缝，其在单元区域和细长区域之间的边界处切割源极板。细长区域的源极板被浮置，而不管存储器单元和逻辑电路元件的操作如何。
对于本发明所属领域的技术人员而言，本发明的这些和其它特征和优点将从以下结合附图的详细描述变得清楚。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的示例性配置的框图。
图2是示出根据本公开的实施方式的半导体存储器装置的示意性布局的示例性配置的横截面图。
图3A和图3B是示出根据本公开的实施方式的半导体存储器装置的区域的示例性配置的俯视图。
图4是示出根据本公开的实施方式的半导体存储器装置的一部分的示例性配置的俯视图。
图5是沿着图4的线A-A’截取的横截面图。
图6是沿着图4的线B-B’截取的横截面图。
图7至图9是示出根据本公开的实施方式的半导体存储器装置的部分的示例性配置的横截面图。
图10A至图15C是帮助说明根据本公开的实施方式的半导体存储器装置的制造方法的示图的示例性配置。
图16是示意性地示出包括根据本公开的实施方式的半导体存储器装置的存储器系统的示例性配置的框图。
图17是示意性地示出包括根据本公开的实施方式的半导体存储器装置的计算系统的示例性配置的框图。
具体实施方式
以下，将在下面参照附图通过各种实施方式描述半导体存储器装置。
图1是示出根据本公开的实施方式的半导体存储器装置的示例性配置的框图。
参照图1，根据实施方式的半导体存储器装置100可包括存储器单元阵列110、行解码器120、页缓冲器电路130和外围电路140。
存储器单元阵列110可包括多个存储块BLK1至BLKn。尽管未示出，存储块BLK1至BLKn中的每一个可包括多个存储器单元。可通过字线和位线访问存储器单元。存储器单元可以是在供电中断的情况下丢失其中存储的数据的易失性存储器单元，或者可以是即使供电中断也保持其中存储的数据的非易失性存储器单元。
尽管下面描述了半导体存储器装置100是垂直NAND闪存装置，但是将理解，本公开的技术精神不限于此。
行解码器120可通过行线RL联接到存储器单元阵列110。行线RL可包括至少一条漏极选择线、多条字线和至少一条源极选择线。行解码器120可根据地址信息选择存储器单元阵列110的存储块BLK1至BLKn当中的一个。行解码器120可将来自外围电路140的操作电压X_V(例如，编程电压、通过电压和读电压)传送到联接到所选存储块的行线RL。为了控制各种操作电压X_V的传送，行解码器120可包括分别联接到对应行线RL的多个通过晶体管。例如，至少一个晶体管可联接到各条行线RL。
页缓冲器电路130可通过多条位线BL联接到存储器单元阵列110。页缓冲器电路130可包括分别联接到多条位线BL的多个页缓冲器PB。例如，各个页缓冲器PB可联接到单条对应位线BL。页缓冲器电路130可从外围电路140接收页缓冲器控制信号PB_C，并且可向外围电路140发送数据信号DATA以及从外围电路140接收数据信号DATA。
页缓冲器电路130可响应于页缓冲器控制信号PB_C来控制与存储器单元阵列110联接的位线BL。例如，页缓冲器电路130可响应于页缓冲器控制信号PB_C通过感测存储器单元阵列110的位线BL的信号来检测存储在存储器单元阵列110的存储器单元中的数据，并且可根据所检测到的数据将数据信号DATA发送到外围电路140。页缓冲器电路130可响应于页缓冲器控制信号PB_C基于从外围电路140接收的数据信号DATA对位线BL施加信号，并且由此，可将数据写在存储器单元阵列110的存储器单元中。页缓冲器电路130可将数据写在联接到通过行解码器120启用的字线的存储器单元中或从该存储器单元读取数据。
外围电路140可从半导体存储器装置100外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可向半导体存储器装置100外部的装置(例如，存储控制器)发送数据DATA以及从该装置接收数据DATA。外围电路140可基于命令信号CMD、地址信号ADD和控制信号CTRL输出用于将数据DATA写在存储器单元阵列110中或者从存储器单元阵列110读取数据DATA的信号(例如，行地址X_A、页缓冲器控制信号PB_C等)。外围电路140可生成半导体存储器装置100中所需的各种电压(包括操作电压X_V)。
图2是示出根据实施方式的半导体存储器装置的示意性布局的示例性配置的横截面图，图3A和图3B是示出根据本公开的实施方式的半导体存储器装置的区域的示例性配置的俯视图。
参照图2，可在基板10中限定单元区域CR和细长区域SR。细长区域SR可与单元区域CR的各个边缘相邻设置。
半导体存储器装置100可包括设置在基板10上的逻辑结构20、设置在逻辑结构20上的源极板30以及设置在源极板30上的存储器结构40。存储器结构40可包括图1的存储器单元阵列110，逻辑结构20可包括用于控制包括在存储器结构40中的存储器单元阵列110的逻辑电路，例如图1的行解码器120、页缓冲器电路130和外围电路140。
源极板30可在单元区域CR和细长区域SR之间的各个边界处被第一狭缝ST1切割。第一狭缝介电层32可填充在第一狭缝ST1中。源极板30可被第一狭缝ST1和第一狭缝介电层32分割成第一源极板30A和第二源极板30B。
第一源极板30A可设置在单元区域CR中，第二源极板30B可设置在细长区域SR中。细长区域SR的第二源极板30B可与单元区域CR的第一源极板30A物理隔离和电隔离。在本实施方式中，通过将细长区域SR的第二源极板30B与单元区域CR的第一源极板30A隔离，可抑制源极板30和逻辑结构20之间的电干扰。
参照图3A和图3B，细长区域可包括第一细长区域SR1和第二细长区域SR2。第一细长区域SR1可设置在沿第一方向FD彼此面对的单元区域CR的两侧，第二细长区域SR2可设置在沿第二方向SD彼此面对的单元区域CR的两侧。第一方向FD可对应于字线的延伸方向，第二方向SD可对应于位线的延伸方向。与基板10的顶表面垂直的方向对应于第三方向TD。
行解码器120可设置在第一细长区域SR1中。页缓冲器电路130可设置在第二细长区域SR2中，如图3A所示。页缓冲器电路130可设置在单元区域CR的与第二细长区域SR2相邻的边缘中，如图3B所示。
外围电路140可根据需要按照各种图案设置。例如，在实施方式中，外围电路140可设置在单元区域CR中，如图3A所示。作为另一示例，在另一实施方式中，外围电路可通过分布在单元区域CR和第二细长区域SR2中来设置，如图3B所示。在另一实施方式(未示出)中，外围电路140可设置在单元区域CR以及第一细长区域SR1和第二细长区域SR2外侧。
根据实施方式，图4是半导体存储器装置的一部分的示例性配置的俯视图。图5是沿着图4的线A-A’截取的横截面图，图6是沿着图4的线B-B’截取的横截面图。为了例示简单，图4中省略了第一顶部介电层43和第二顶部介电层51以及位线BL的例示。
参照图4至图6，基板10的顶表面可在第一方向FD和第二方向SD上延伸。基板10可由任何合适的半导体材料形成或者包括任何合适的半导体材料。例如，基板10可由从包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中选择出的至少一种形成或包括所述至少一种。
单元区域CR和细长区域SR可限定在基板10中。在实施方式中，细长区域SR可在第一方向FD上与单元区域CR的边缘相邻设置。
逻辑结构20可设置在基板10上，源极板30可设置在逻辑结构20上。源极板30可由多晶硅形成。与能够使用单晶硅的基板10不同，源极板30由多晶硅形成，因为它应该形成在逻辑结构20的第四底部介电层22D上。
可在单元区域CR和细长区域SR之间的边界处限定切割源极板30的第一狭缝ST1。在实施方式中，单元区域CR和细长区域SR可沿着第一方向FD设置，第一狭缝ST1可沿着第二方向SD延伸，将单元区域CR与细长区域SR分离。
源极板30可被第一狭缝ST1分割成第一源极板30A和第二源极板30B。第一源极板30A可设置在单元区域CR中，第二源极板30B可设置在细长区域SR中。第一狭缝介电层32可填充在第一狭缝ST1中。第一狭缝介电层32可由介电材料(例如氧化硅层)形成。第二源极板30B可通过第一狭缝ST1和第一狭缝介电层32与第一源极板30A物理隔离和电隔离。
存储器结构40可设置在源极板30和第一狭缝介电层32上。存储器结构40可包括多个栅极层41、多个沟道结构CH和第一顶部介电层43。
栅极层41可对应于上面参照图1描述的行线RL。栅极层41可按照彼此分离的方式沿着第三方向TD层叠在细长区域SR和单元区域CR的源极板30以及第一狭缝介电层32上。在栅极层41当中，最下方的至少一个层可用作源极选择线，最上方的至少一个层可用作漏极选择线。源极选择线和漏极选择线之间的栅极层41可用作字线。
为了提供要与接触插塞接触的焊盘，栅极层41可在细长区域SR中具有阶梯结构。在细长区域SR中，各个栅极层41可包括通过位于其上的栅极层41暴露的焊盘。层间介电层42可设置在栅极层41上和栅极层41下方。层间介电层42可以是氧化硅层或者可以包括氧化硅层。
第一顶部介电层43可形成在源极板30上并覆盖栅极层41和层间介电层42的侧表面和顶表面。第一顶部介电层43可以是氧化硅层或者可以包括氧化硅层。
可在单元区域CR中限定通过穿过第一顶部介电层43、层间介电层42和栅极层41来联接到第一源极板30A的多个沟道结构CH。可在栅极层41围绕沟道结构CH的地方形成存储器单元、漏极选择晶体管和源极选择晶体管。
各个沟道结构CH可包括沟道层47和栅极介电层48。沟道层47可由多晶硅或单晶硅形成或者包括多晶硅或单晶硅，并且可在一些区域中包括诸如硼(B)的P型杂质。沟道层47可具有完全填充直至其中心的支柱或实心圆柱的形状。尽管未示出，沟道层47可具有中心区域开放的管的形状。在这种情况下，可在沟道层的开放的中心区域中形成掩埋介电层。
栅极介电层48可具有围绕沟道层47的外壁的吸管或圆柱壳的形状。尽管未示出，栅极介电层48可包括从沟道层47的外壁依次层叠的隧道介电层、电荷储存层和阻挡层。隧道介电层可由氧化硅、氧化铪、氧化铝、氧化锆或氧化钽形成或者包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷储存层可由氮化硅、氮化硼、硅氮化硼或掺杂有杂质的多晶硅形成或者包括氮化硅、氮化硼、硅氮化硼或掺杂有杂质的多晶硅。阻挡层可由氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或层叠层形成或者包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或层叠层。在一些实施方式中，栅极介电层48可具有ONO(氧化物-氮化物-氧化物)层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。
第一顶部介电层43、层间介电层42和栅极层41可被第二狭缝ST2和第三狭缝ST3以及虚拟狭缝STD穿过。第二狭缝ST2和第三狭缝ST3以及虚拟狭缝STD可联接到源极板30或/和第一狭缝介电层32。
第二狭缝ST2可沿着单元区域CR和细长区域SR之间的边界设置。第二狭缝ST2可填充有第二狭缝介电层44。第二狭缝介电层44可联接到第一狭缝介电层32。参照图6，第二狭缝介电层44的高度可与从第一狭缝介电层32的顶表面到第一顶部介电层43的顶表面的距离基本上相同。
存储器结构40可包括多个存储块BLK。各个第二狭缝介电层44可设置在相邻存储块BLK之间。相邻第二狭缝介电层44之间的间隙可与在第二方向SD上测量的各个存储块BLK的宽度基本上相同。在第二方向SD上测量的各个第二狭缝介电层44的宽度可与相邻存储块BLK之间的间隙基本上相同。
第二狭缝介电层44可用作用于区分单元区域CR和细长区域SR之间的边界的引导。第二狭缝介电层44可用作用于区分存储块BLK之间的边界的引导。
虚拟狭缝STD可贯穿单元区域CR和细长区域SR分布。虚拟狭缝STD可填充有虚拟狭缝介电层45。虚拟狭缝STD可与第二狭缝ST2同时形成，并且虚拟狭缝介电层45可与第二狭缝介电层44同时形成。一些虚拟狭缝介电层45可联接到第一源极板30A。其它一些虚拟狭缝介电层45可联接到第二源极板30B。剩余虚拟狭缝介电层45可联接到第一狭缝介电层32。第二狭缝介电层44和虚拟狭缝介电层45可用作存储器结构40的支撑。
第三狭缝ST3可在第一方向FD上横穿单元区域CR和细长区域SR。第一顶部介电层43、层间介电层42、栅极层41和沟道结构CH可被第三狭缝ST3分割成多个区域。由第三狭缝ST3限定的多个区域中的每一个可被设置为存储块BLK。各个第三狭缝ST3可在单元区域CR和细长区域SR之间的边界处由第二狭缝介电层44分割。
公共源极线CSL可分别形成在第三狭缝ST3中。公共源极线CSL的高度可与从源极板30和第一狭缝介电层32的顶表面到第一顶部介电层43的顶表面的距离基本上相同。参照图6，公共源极线CSL的高度可与第二狭缝介电层44的高度基本上相同。
各条公共源极线CSL可被第二狭缝介电层44分割成第一公共源极线CSL1和第二公共源极线CSL2。第一公共源极线CSL1可设置在单元区域CR中，第二公共源极线CSL2可设置在细长区域SR中。第一公共源极线CSL1可联接到第一源极板30A，第二公共源极线CSL2可联接到第二源极板30B。细长区域SR的第二源极板30B可与单元区域CR的第一源极板30A电隔离。如稍后将描述的，细长区域SR的第二源极板30B可与逻辑结构20电隔离。由于这一事实，细长区域SR的第二源极板30B可被浮置，而不管半导体存储器装置是否操作。
侧壁介电层46可形成在第一公共源极线CSL1和第二公共源极线CSL2的两个侧壁上，并且可由此将第一公共源极线CSL1和第二公共源极线CSL2与栅极层41隔离。
第二顶部介电层51可形成在第一顶部介电层43、第二狭缝介电层44、虚拟狭缝介电层45、第一公共源极线CSL1和第二公共源极线CSL2以及沟道结构CH上。第二顶部介电层51可由氧化硅层形成或者包括氧化硅层。位线BL可形成在第二顶部介电层51上，并且穿过第二顶部介电层51并且联接到沟道结构CH的位线触点BLC可形成在位线BL下方。
逻辑结构20可包括设置在基板10上的多个逻辑电路元件21、覆盖逻辑电路元件21的底部介电层22A至22D以及设置在底部介电层22A至22D中并且电联接到逻辑电路元件21的底部布线23A至23C、24A和24B。
逻辑电路元件21可包括平面晶体管。在逻辑电路元件21由平面晶体管配置的情况下，各个逻辑电路元件21可包括栅极21A和源极/漏极区域21B。
逻辑电路元件21可配置图1的行解码器120、页缓冲器电路130和外围电路140。在实施方式中，设置在细长区域SR中的逻辑电路元件21可对应于行解码器120的通过晶体管PT。
底部介电层22A至22D可包括依次层叠在基板10上的第一底部介电层22A至第四底部介电层22D。底部布线23A至23C、24A和24B可包括：第一底部布线23A和24A，其设置在第一底部介电层22A上的第一布线层中；第二底部布线23B和24B，其设置在第二底部介电层22B上的第二布线层中；以及第三底部布线23C，其设置在第三底部介电层22C上的第三布线层中。将逻辑电路元件21和底部布线23A至23C、24A和24B电联接并将设置在不同层的底部布线23A至23C、24A和24B电联接的接触插塞25可穿过第一底部介电层22A至第三底部介电层22C形成。
设置在细长区域SR中的底部布线23A和23B可用于将通过晶体管PT和存储器结构40的栅极层41电联接。
单元区域CR的第一源极板30A可与底部布线23A至23C、24A和24B和逻辑结构20的逻辑电路元件21电联接。细长区域SR的第二源极板30B可与底部布线23A至23C、24A和24B以及逻辑结构20的逻辑电路元件21电分离。
随着半导体存储器装置趋于更高容量和更高集成度，栅极层41的数量增加，并且相应地，通过晶体管PT的数量也增加。随着通过晶体管PT的数量增加，将通过晶体管PT和栅极层41联接所需的底部布线的数量也增加。结果，要在细长区域SR的单位面积中形成的底部布线的数量变得大于要在单元区域CR的单位面积中形成的底部布线的数量。为了减小底部布线和源极板30之间的电干扰，底部布线和源极板30之间的分隔距离应该增大。因此，单元区域CR的底部布线24A和24B通过避开靠近源极板30的最上布线层来设置，而在每单位面积要形成的底部布线的数量较大的细长区域SR中，甚至在最上布线层中设置底部布线23C。由于在细长区域SR中源极板30和底部布线之间的分隔距离短于单元区域CR中，所以与单元区域CR相比，细长区域SR易受源极板30和底部布线23A至23C之间的电干扰影响。
在半导体存储器装置的操作中，在逻辑结构20的底部布线23A至23C、24A和24B与单元区域CR的第一源极板30A之间可引起大的电位差。例如，在擦除操作中，高电平的擦除电压可被施加到单元区域CR的第一源极板30A，并且接地电平的电压可被施加到细长区域SR的底部布线23A至23C以将接地电平的电压传送到栅极层41。
当与本实施方式不同，源极板30未被分割时，如果在半导体存储器装置的操作中源极板30与底部布线23A至23C之间引起大的电位差，则在易受电干扰影响的细长区域SR中源极板30与底部布线23A至23C之间的电干扰可过度增加，由此可导致半导体存储器装置的故障。
根据本实施方式，由于细长区域SR的第二源极板30B通过第一狭缝ST1和第一狭缝介电层32与单元区域CR的第一源极板30A电隔离，所以细长区域SR的第二源极板30B总是处于浮置状态，而不管半导体存储器装置是否操作。因此，在易受电干扰影响的细长区域SR中，可抑制第二源极板30B与底部布线23A至23C之间的电干扰。
图7是示出根据本公开的实施方式的半导体存储器装置的一部分的示例性配置的横截面图。
参照图7，细长区域SR的逻辑电路元件21可包括通过晶体管PT，并且与设置在单元区域CR中的逻辑电路元件21相比可更密集地设置。由于这一事实，联接到细长区域SR的逻辑电路元件21的底部布线23A至23C的线宽可小于联接到单元区域CR的逻辑电路元件21的底部布线24A和24B的线宽。
如本领域中熟知的，与具有大线宽的布线相比，具有小线宽的布线可很容易通过蚀刻而损失。与联接到单元区域CR的逻辑电路元件21的底部布线24A和24B相比，联接到细长区域SR的逻辑电路元件21的底部布线23A至23C可很容易通过蚀刻而损失。
至少一个虚拟狭缝STD可联接到第一狭缝介电层32。虚拟狭缝介电层45可填充在虚拟狭缝STD中。与在用于形成虚拟狭缝STD的蚀刻工艺中相对于蚀刻目标层具有足够蚀刻选择性的源极板30不同，第一狭缝介电层32可相对于蚀刻目标层不具有足够的蚀刻选择性。因此，在用于形成虚拟狭缝STD的蚀刻工艺中，当在第一狭缝介电层32所在处过度执行蚀刻时，虚拟狭缝STD可穿过第一狭缝介电层32延伸到逻辑结构20，并且填充在虚拟狭缝STD中的虚拟狭缝介电层45可与逻辑结构20联接。在联接到细长区域SR的逻辑电路元件21的底部布线23A至23C被设置为在第三方向TD上与第一狭缝介电层32交叠的情况下，底部布线23A至23C可通过过度蚀刻而损失。
在本实施方式中，联接到细长区域SR的逻辑电路元件21的底部布线23A至23C可不在第三方向TD上与第一狭缝介电层32交叠。由于联接到细长区域SR的逻辑电路元件21的底部布线23A至23C没有设置在第一狭缝介电层32下方，所以在用于形成虚拟狭缝STD的蚀刻工艺中，即使在第一狭缝介电层32所在的区域处执行过度蚀刻，也不会发生底部布线23A至23C的损失。
图8是示出根据本公开的实施方式的半导体存储器装置的一部分的示例性配置的横截面图。
参照图8，联接到单元区域CR的逻辑电路元件21的底部布线24B的一部分可延伸到第一狭缝介电层32下方。底部布线24B可具有在第三方向TD上与第一狭缝介电层32交叠的延伸部分EP。
多个虚拟狭缝STD中的至少一个可联接到第一狭缝介电层32。虚拟狭缝介电层45可填充在虚拟狭缝STD中。
底部布线24B可由例如钨形成，并且可相对于在形成虚拟狭缝STD时要蚀刻的蚀刻目标层具有足够的蚀刻选择性。如上所述，由于联接到单元区域CR的逻辑电路元件21的底部布线24B的线宽大于联接到细长区域SR的逻辑电路元件21的底部布线23A至23C，所以底部布线24B的延伸部分EP在用于形成虚拟狭缝STD的蚀刻工艺中不会损失，并且可用作蚀刻停止层。
因此，在用于形成虚拟狭缝STD的蚀刻工艺中，第一狭缝介电层32所在的区域中的蚀刻可在底部布线24B的延伸部分EP处停止，并且填充在虚拟狭缝STD中的虚拟狭缝介电层45可联接到延伸部分EP。
根据本实施方式，在用于形成虚拟狭缝STD的蚀刻工艺中，由于在底部布线24B的延伸部分EP处蚀刻停止，所以可抑制发生逻辑电路元件21损失的故障。
图9是示出根据本公开的实施方式的半导体存储器装置的一部分的示例性配置的横截面图。图9是沿第二方向SD(位线BL的延伸方向)截取的横截面图。
参照图9，设置在细长区域SR中的逻辑电路元件21可对应于配置页缓冲器电路(图的130)的元件。如图3A所示，配置页缓冲器电路130的元件可设置在细长区域SR中。尽管未示出，如图3B所示，配置页缓冲器电路130的元件可设置在单元区域CR的与细长区域SR相邻的边缘处。设置在细长区域SR中的底部布线23A至23C可用于将配置页缓冲器电路130的逻辑电路元件21电联接到位线BL。
尽管未示出，多条位线BL可沿着第一方向FD重复地设置，彼此分隔开规则的间隔。为了与位线BL联接，细长区域SR的单位面积中要形成的底部布线的数量可大于单元区域CR的单位面积中要形成的底部布线的数量。
为了减小底部布线和源极板30之间的电干扰，底部布线和源极板30之间的分隔距离应该增加。因此，单元区域CR的底部布线24A和24B通过避开靠近源极板30的布线层来设置，而细长区域SR的底部布线23A至23C甚至设置在靠近源极板30的布线层中。由于在细长区域SR中源极板30和底部布线之间的分隔距离比单元区域CR中短，所以与单元区域CR相比，细长区域SR易受源极板30和底部布线23A至23C之间的电干扰影响。
在本实施方式中，切割源极板30的第一狭缝ST1可形成在单元区域CR和细长区域SR之间的边界处，并且第一狭缝介电层32可填充在第一狭缝ST1中。源极板30可被分割成第一源极板30A和第二源极板30B。第一源极板30A可设置在单元区域CR中，第二源极板30B可设置在细长区域SR中。细长区域SR的第二源极板30B可与单元区域CR的第一源极板30A电隔离。
在半导体存储器装置的操作中，在单元区域CR的第一源极板30A与逻辑结构20的底部布线23A至23C、24A和24B之间可引起大的电位差。在源极板30与本实施方式不同未被分割的情况下，如果在半导体存储器装置的操作中源极板30与底部布线23A至23C、24A和24B之间引起大的电位差，则在易受电干扰影响的细长区域SR中源极板30与底部布线23A至23C之间的电干扰可过度增加，由此可导致故障。
根据本实施方式，当细长区域SR的第二源极板30B与单元区域CR的第一源极板30A电隔离时，由于细长区域SR的第二源极板30B总是处于浮置状态，而不管半导体存储器装置是否操作，所以在易受电干扰影响的细长区域SR中可抑制第二源极板30B与底部布线23A至23C之间的电干扰。
图10A至图15C是帮助说明根据本公开的实施方式的半导体存储器装置的制造方法的示图的示例性配置。图10A至图15A示出各个制造步骤中的平面结构，图10B至图15B示出沿着图10A至图15A的线C-C’截取的横截面，图15C示出沿着图15A的线D-D’截取的横截面。
参照图10A和图10B，可在基板10的单元区域CR和细长区域SR上形成逻辑电路元件21。
基板10可以是从包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在介电层上的单晶硅层和形成在介电层上的多晶硅层的组中选择出的至少一种或者包括所述至少一种。
逻辑电路元件21可包括平面晶体管。在逻辑电路元件21由平面晶体管配置的情况下，各个逻辑电路元件21可包括栅极21A和源极/漏极区域21B。细长区域SR的逻辑电路元件21可对应于通过晶体管PT。此外，细长区域SR的逻辑电路元件21可以是配置页缓冲器电路的元件。
可在基板10上层叠覆盖逻辑电路元件21的多个底部介电层22A至22D，并且可在底部介电层22A至22D中形成电联接到逻辑电路元件21的底部布线23A至23C、24A和24B以及接触插塞25。
可在底部介电层22A至22D当中的最上底部介电层22D的顶表面上形成源极板30。源极板30可由多晶硅形成。源极板30可通过在底部介电层22D上的预定区域处形成多晶硅，然后使用该多晶硅作为种子层生长多晶硅的方法来形成。
可在单元区域CR和细长区域SR之间的边界处形成切割源极板30的第一狭缝ST1。源极板30可被第一狭缝ST1分割成第一源极板30A和第二源极板30B。第一源极板30A可设置在单元区域CR中，第二源极板30B可设置在细长区域SR中。
然后，通过在第一狭缝ST1中填充介电层(例如，氧化硅)，可形成第一狭缝介电层32。
参照图11A和图11B，多个牺牲层70和多个层间介电层42可交替地层叠在第一源极板30A和第二源极板30B以及第一狭缝介电层32上。牺牲层70可由相对于层间介电层42具有高蚀刻选择性的材料形成，因此能够被选择性地蚀刻。例如，层间介电层42可以是氧化硅层，牺牲层70可以是氮化硅层。
通过蚀刻细长区域SR的牺牲层70和层间介电层42，可形成阶梯结构。为了形成阶梯结构，可在最上层间介电层42上形成预定掩模层(未示出)，并且可蚀刻通过掩模层暴露的层间介电层42和牺牲层70。通过多次执行修整掩模层并蚀刻通过掩模层暴露的层间介电层42和牺牲层70的工艺，可依次蚀刻层间介电层42和牺牲层70，从而可形成阶梯结构。
参照图12A和图12B，可在第一源极板30A和第二源极板30B以及第一狭缝介电层32上形成覆盖牺牲层70和层间介电层42的侧表面和顶表面的第一顶部介电层43。第一顶部介电层43可包括氧化硅层。
可穿过单元区域CR的第一顶部介电层43、层间介电层42和牺牲层70形成联接到第一源极板30A的多个沟道孔。
此后，通过在各个沟道孔中形成沟道层47和栅极介电层48，可形成沟道结构CH。沟道层47可具有完全填充直至其中心的支柱或实心圆柱的形状。尽管未示出，沟道层47可具有中心区域开放的管的形状。在这种情况下，可在沟道层47的开放中心区域中形成掩埋介电层。
在形成沟道层47之前，可例如通过ALD(原子层沉积)或CVD(化学气相沉积)工艺在各个沟道孔中形成栅极介电层48。尽管未示出，栅极介电层48可包括从与对应牺牲层70和对应层间介电层42相邻的区域依次层叠的阻挡层、电荷储存层和隧道介电层。隧道介电层可由氧化硅、氧化铪、氧化铝、氧化锆或氧化钽形成或者包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷储存层可由氮化硅、氮化硼、硅氮化硼或掺杂有杂质的多晶硅形成或者包括氮化硅、氮化硼、硅氮化硼或掺杂有杂质的多晶硅。阻挡层可由氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或层叠层形成或者包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或层叠层。在一些实施方式中，栅极介电层48可具有ONO层叠结构，其中氧化物层、氮化物层和氧化物层依次层叠。
参照图13A和图13B，通过蚀刻第一顶部介电层43、牺牲层70和层间介电层42，可形成穿过它们的第二狭缝ST2和虚拟狭缝STD。第一源极板30A和第二源极板30B可在用于形成第二狭缝ST2和虚拟狭缝STD的蚀刻工艺中用作蚀刻停止层。
第二狭缝ST2可沿着单元区域CR和细长区域SR之间的边界设置。在实施方式中，单元区域CR和细长区域SR之间的边界可在第二方向SD上延伸，并且第二狭缝ST2可沿着第二方向SD设置。相邻第二狭缝ST2之间的间隙可对应于各个存储块在第二方向SD上的宽度。在第二方向SD上测量的各个第二狭缝ST2的宽度可对应于相邻存储块之间的间隙。虚拟狭缝STD可贯穿单元区域CR和细长区域SR分布。
然后，通过在第二狭缝ST2和虚拟狭缝STD中填充介电材料(例如，氧化硅)，可形成第二狭缝介电层44和虚拟狭缝介电层45。第二狭缝介电层44和虚拟狭缝介电层45可在下面参照图14A和图14B描述的工艺中用作支撑。
参照图14A和图14B，通过蚀刻第一顶部介电层43、牺牲层70和层间介电层42，可形成穿过它们的第三狭缝ST3。各个第三狭缝ST3可具有在第一方向FD上横穿单元区域CR和细长区域SR的形状。第一顶部介电层43、牺牲层70、层间介电层42和沟道结构CH可被第三狭缝ST3分割成多个区域。由第三狭缝ST3限定的多个区域中的每一个可被限定为存储块。第三狭缝ST3可在单元区域CR和细长区域SR之间的边界处由第二狭缝介电层44分割。
第三狭缝ST3可在选择性地去除牺牲层70的过程中用作蚀刻材料的引入路径。可通过经由第三狭缝ST3引入的蚀刻剂来选择性地去除牺牲层70。通过去除牺牲层70，可在层间介电层42之间限定多个水平开口H。通过水平开口H，可暴露栅极介电层48的侧表面的部分。即使牺牲层70被去除，层间介电层42和第一顶部介电层43也可由第二狭缝介电层44和虚拟狭缝介电层45牢固地支撑。
参照图15A至图15C，可在牺牲层70被去除时限定的多个水平开口H中形成多个栅极层41。栅极层41可由金属、多晶硅或金属硅化物材料形成或者包括金属、多晶硅或金属硅化物材料。
通过在第三狭缝ST3的侧表面上形成侧壁介电层46并在形成有侧壁介电层46的第三狭缝ST3中填充导电材料，可形成公共源极线CSL。各条公共源极线CSL可被第二狭缝介电层44分割成第一公共源极线CSL1和第二公共源极线CSL2。第一公共源极线CSL1可设置在单元区域CR中，第二公共源极线CSL2可设置在细长区域SR中。第二公共源极线CSL2可通过第二狭缝介电层44与第一公共源极线CSL1物理隔离和电隔离。第一公共源极线CSL1的底端可联接到单元区域CR的第一源极板30A，第二公共源极线CSL2的底端可联接到细长区域SR的第二源极板30B。
此后，如图5和图6所示，可在第一顶部介电层43、第二狭缝介电层44、虚拟狭缝介电层45、公共源极线CSL和沟道结构CH上形成第二顶部介电层51。第二顶部介电层51可包括氧化硅层。
然后，可穿过第二顶部介电层51形成联接到沟道结构CH的位线触点BLC，并且可在第二顶部介电层51上形成联接到位线触点BLC的位线BL。
图16是示意性地示出包括根据本发明的实施方式的存储器装置的存储器系统的简化框图。
参照图16，存储器系统600可包括半导体存储器装置610和存储控制器620。
半导体存储器装置610可包括根据如上所述的本发明的实施方式的存储器装置，并且可按照上述方式操作。存储控制器620可控制半导体存储器装置610。例如，半导体存储器装置610和存储控制器620的组合可被配置成存储卡或固态盘(SSD)。存储控制器620可包括SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624、存储器接口625。
SRAM 621可用作CPU 622的工作存储器。主机接口623可包括可与存储器系统600联接的主机的数据交换协议。
ECC块624可检测并纠正从半导体存储器装置610读出的数据中所包括的错误。
存储器接口625可与半导体存储器装置610接口。CPU 622可执行用于存储控制器620的数据交换的一般控制操作。
尽管未示出，对于本领域技术人员而言应该显而易见的是，存储器系统600还可设置有ROM，ROM存储用于与主机接口的代码数据。半导体存储器装置610可被设置成由多个闪存芯片构成的多芯片封装。
存储器系统600可用作发生错误的概率低的高可靠性的存储介质。上述非易失性存储器装置可被提供用于诸如固态盘(SSD)的存储器系统。存储控制器620可通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型磁盘接口)协议和IDE(集成装置电子设备)协议等的各种接口协议中的一个来与外部装置(例如，主机)通信。
图17是示意性地示出包括根据本发明的实施方式的存储器装置的计算系统的简化框图。
参照图17，根据实施方式的计算系统700可包括电联接到系统总线760的存储器系统710、微处理器(或CPU)720、RAM 730、用户接口740、调制解调器750(例如，基带芯片组)。在实施方式中，计算系统700可以是移动装置，在这种情况下可另外设置用于供应计算系统700的操作电压的电池(未示出)。尽管图中未示出，对于本领域技术人员而言应该显而易见的是，计算系统700还可包括应用芯片组、CMOS图像传感器(CIS)、移动DRAM等。存储器系统710可被配置成例如SSD(固态驱动器/盘)，其使用非易失性存储器来存储数据。另外作为示例，存储器系统710可被设置成融合闪存(例如，NAND或NOR闪存)。
要注意的是，上述实施方式并非仅通过装置和方法实现，其也可通过执行与各个实施方式的配置对应的功能的程序或者记录有该程序的记录介质来实现。这种实现可由实施方式所属领域的技术人员从上述实施方式的描述容易地推导。
尽管出于例示目的描述了各种实施方式，但是对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本发明的精神和范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2018年7月12日提交的韩国专利申请No.10-2018-0081062的优先权，其整体通过引用并入本文。

Claims (22)

1.一种半导体存储器装置，该半导体存储器装置包括：
基板，该基板包括单元区域和细长区域；
逻辑结构，该逻辑结构设置在所述基板上方，该逻辑结构包括逻辑电路元件以及电联接到所述逻辑电路元件的底部布线；
源极板，该源极板设置在所述逻辑结构上方；
存储器结构，该存储器结构包括多个存储器单元和多个栅极层，其中，所述多个存储器单元设置在所述单元区域的所述源极板上方，并且所述多个栅极层层叠在所述细长区域和所述单元区域的所述源极板上方以彼此分离，并且所述多个栅极层联接到所述多个存储器单元；以及
第一狭缝，该第一狭缝在所述单元区域和所述细长区域之间的边界处切割所述源极板，
其中，所述细长区域的所述源极板被浮置，而不管所述存储器单元和所述逻辑电路元件的操作如何。
2.根据权利要求1所述的半导体存储器装置，其中，所述栅极层在所述细长区域中具有阶梯结构。
3.根据权利要求1所述的半导体存储器装置，其中，所述逻辑电路元件包括将电压传送到所述栅极层的通过晶体管。
4.根据权利要求3所述的半导体存储器装置，其中，所述通过晶体管设置在所述细长区域中。
5.根据权利要求4所述的半导体存储器装置，其中，设置在所述细长区域中的底部布线用于将所述通过晶体管和所述栅极层电联接。
6.根据权利要求1所述的半导体存储器装置，其中，所述逻辑电路元件包括与联接到沟道结构的位线电联接的页缓冲器电路。
7.根据权利要求6所述的半导体存储器装置，其中，设置在所述细长区域中的底部布线用于将所述页缓冲器电路和所述位线电联接。
8.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第一狭缝介电层，该第一狭缝介电层填充在所述第一狭缝中。
9.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
多个虚拟狭缝介电层，所述多个虚拟狭缝介电层在与所述基板的顶表面垂直的方向上穿过所述存储器结构，并支撑所述存储器结构。
10.根据权利要求9所述的半导体存储器装置，其中，所述多个虚拟狭缝介电层中的至少一个通过所述第一狭缝介电层联接到所述逻辑结构。
11.根据权利要求9所述的半导体存储器装置，其中，电联接到设置在所述细长区域中的逻辑电路元件的底部布线在与所述基板的顶表面垂直的方向上不与所述第一狭缝介电层交叠。
12.根据权利要求9所述的半导体存储器装置，其中，电联接到设置在所述单元区域中的逻辑电路元件的多条底部布线中的至少一条具有在与所述基板的顶表面垂直的方向上与所述第一狭缝介电层交叠的延伸部分。
13.根据权利要求12所述的半导体存储器装置，其中，穿过所述第一狭缝介电层的所述虚拟狭缝介电层的底端联接到所述延伸部分。
14.一种半导体存储器装置，该半导体存储器装置包括：
存储器结构，该存储器结构包括交替地层叠在细长区域和单元区域的源极板上方的多个栅极层和多个层间介电层以及通过所述栅极层和所述层间介电层与所述单元区域的所述源极板联接的多个沟道结构；
逻辑结构，该逻辑结构设置在基板和所述源极板之间，并且包括被配置为控制所述存储器结构的逻辑电路元件以及联接到所述逻辑电路元件的底部布线；以及
第一狭缝，该第一狭缝在所述单元区域和所述细长区域之间的边界处切割所述源极板，
其中，所述细长区域的所述源极板与所述逻辑结构电隔离，并且所述细长区域的所述源极板与所述单元区域的所述源极板电隔离。
15.根据权利要求14所述的半导体存储器装置，其中，所述细长区域的所述源极板被浮置。
16.根据权利要求14所述的半导体存储器装置，该半导体存储器装置还包括：
第一狭缝介电层，该第一狭缝介电层填充在所述第一狭缝中。
17.根据权利要求16所述的半导体存储器装置，其中，该半导体存储器装置还包括：
多个第二狭缝介电层，所述多个第二狭缝介电层在所述单元区域和所述细长区域之间的边界处通过所述存储器结构联接到所述第一狭缝介电层。
18.根据权利要求17所述的半导体存储器装置，
其中，所述存储器结构包括多个存储块，并且
其中，多个所述存储块和多个所述第二狭缝介电层沿着与第一方向交叉的第二方向交替地设置。
19.根据权利要求18所述的半导体存储器装置，其中，在所述第二方向上测量的各个所述第二狭缝介电层的宽度与多个所述存储块之间的间隙相同，并且多个所述第二狭缝介电层之间的间隙与在所述第二方向上测量的各个所述存储块的宽度相同。
20.根据权利要求17所述的半导体存储器装置，该半导体存储器装置还包括：
将所述存储器结构分割成多个存储块的第三狭缝；以及
设置在所述第三狭缝中的多条公共源极线，
其中，各条所述公共源极线包括：
与所述单元区域的所述源极板联接的第一公共源极线；以及
与所述细长区域的所述源极板联接并与所述第一公共源极线电隔离的第二公共源极线。
21.根据权利要求20所述的半导体存储器装置，其中，多个所述第二狭缝介电层中的一个设置在所述第一公共源极线和所述第二公共源极线之间。
22.一种半导体存储器装置，该半导体存储器装置包括：
基板，该基板包括单元区域和细长区域；
逻辑结构，该逻辑结构设置在所述基板上方，该逻辑结构包括逻辑电路元件以及电联接到所述逻辑电路元件的底部布线；
源极板，该源极板设置在所述逻辑结构上；
存储器结构，该存储器结构设置在所述单元区域的所述源极板上方，该存储器结构在所述细长区域中包括具有阶梯结构的多个间隔开的栅极层；以及
第一狭缝，该第一狭缝在所述单元区域和所述细长区域之间的边界处切割所述源极板，
其中，所述细长区域的所述源极板被浮置，而不管存储器单元和所述逻辑电路元件的操作如何。
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