CN110690820A - 一种用于Buck电路的上管栅源电压采样电路 - Google Patents
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Abstract
本发明涉及一种用于Buck电路的上管栅源电压采样电路，包括采样单元和正反馈单元，所述采样单元包括上管栅压TG端口、SW点电压SW端口、输出控制电压VA端口和输出控制电压VB端口，所述正反馈单元包括第一输入端口、第二输入端口和输出电压VOUT端口，所述输出控制电压VA端口与第一输入端口连接，所述输出控制电压VB端口与第二输入端口连接。通过当Buck上管导通时，输出控制电压VB端口为高电位，控制SW点电压SW端口为低电位，输出电压VOUT端口为低电位，从而使输出电压VOUT端口进一步拉低为低电位，从而输出上管栅源电压的采样逻辑信号，本发明由于采样了上管栅源压差的浮动电源轨信号，所以拥有更高精度的采样逻辑信号。
Description
技术领域
本发明属于电子电路技术领域，尤其涉及一种用于Buck电路的上管栅源电压采样电路。
背景技术
在DC -DC开关变换器的四种基本电路中，Buck变换器有着输出电压小于输入电压、不隔离直流的特点，又被称为降压式变换器，因此被广泛应用于移动便携设备中，有巨大的应用市场。Buck电路中不管是死区控制，还是内部逻辑控制，都需要上管实际栅源电压的逻辑信号。然而由于上管的栅电压是一个浮动电源轨，所以其采样电路不能只采样栅端电压，否则会使得采样存在较大误差，因此需要一个用于Buck电路的上管栅源电压采样电路，传统的做法是只采样Buck上管栅端电压，但是实际上管的开启与关断的状态的采样应该是采样栅源电压，导致传统方法存在采样不准确的问题。
发明内容
本发明的目的在于克服现有技术中存在的上述问题，提供一种用于Buck电路的上管栅源电压采样电路，在实现了采样上管栅源电压的同时保证了采样精度。
为实现上述目的，本发明采用的技术方案如下。
一种用于Buck电路的上管栅源电压采样电路，其特征在于：包括采样单元和正反馈单元，所述采样单元包括上管栅压TG端口、SW点电压SW端口、输出控制电压VA端口和输出控制电压VB端口，所述正反馈单元包括第一输入端口、第二输入端口和输出电压VOUT端口，所述输出控制电压VA端口与第一输入端口连接，所述输出控制电压VB端口与第二输入端口连接。
所述采样单元还包括第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管和第二PMOS管。
所述正反馈单元还包括第四NMOS管、第五NMOS管、第三PMOS管和第四PMOS管。
所述第一PMOS管的源极连接上管栅压TG端口、栅极连接SW点电压SW端口、以及漏极与第一NMOS管的漏极连接，所述第一NMOS管的栅极连接有电源电压VDD；
所述第一NMOS管的源极与第二NMOS管的漏极连接，所述第二PMOS管与第三NMOS管的栅极连接，且两者连接后再与输出控制电压VB端口连接，所述控制电压VB端口连接第四PMOS管的栅极；
所述第二NMOS管的栅极连接电源电压VDD、源极连接有地GND;
所述第二PMOS管的源极连接电源电压VDD，所述第三PMOS管的栅极分别与第二PMOS管与第三NMOS管的漏极连接，所述第三NMOS管的源极与地GND连接；
所述第三PMOS管和第四PMOS管的源极相连并连接电源电压VDD，所述第三PMOS管的漏极接控制电压VA端口，所述控制电压VA端口分别与第四NMOS管的漏极和第五NMOS管的栅极连接，所述第四NMOS管与第五NMOS管的源极连接后并与地GND连接；
所述第四PMOS管的漏极分别与第四NMOS管的栅极和第五NMOS管的漏极连接，且三者连接后并连接输出电压VOUT端口。
采用本发明的优点在于。
1、通过当Buck上管导通时，第一PMOS管导通，则输出控制电压VB端口为高电位，控制SW点电压SW端口为低电位，第三PMOS管开启，则第三PMOS管漏端为高电位，第五NMOS管开启，输出电压VOUT端口为低电位，第四NMOS管关断，第三PMOS管漏端电位进一步拉高，使得第五NMOS管进一步导通，从而使输出电压VOUT端口进一步拉低为低电位，从而输出上管栅源电压的采样逻辑信号，相较传统的上管栅压采样电路，本发明由于采样了上管栅源压差的浮动电源轨信号，所以拥有更高精度的采样逻辑信号。
附图说明
图1为本发明的上管栅源电压采样电路逻辑图。
图2为本发明的上管栅源电压采样电路图。
图3为本发明的工作转态波形图。
图中标记：N1、第一NMOS管，N2、第二NMOS管， N3、第三NMOS管，N4、第四NMOS管，N5、第五NMOS管， P1、第一PMOS管，P2、第二PMOS管，P3、第三PMOS管，P4、第四PMOS管。
具体实施方式
下面结合附图对本发明做进一步的说明。
实施例1
如图1至2所示，一种用于Buck电路的上管栅源电压采样电路，包括采样单元和正反馈单元，所述采样单元包括上管栅压TG端口、SW点电压SW端口、输出控制电压VA端口和输出控制电压VB端口，所述正反馈单元包括第一输入端口、第二输入端口和输出电压VOUT端口，所述输出控制电压VA端口与第一输入端口连接，所述输出控制电压VB端口与第二输入端口连接。
所述采样单元还包括第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第一PMOS管P1和第二PMOS管P2。
所述正反馈单元还包括第四NMOS管N4、第五NMOS管N5、第三PMOS管P3和第四PMOS管P4。
所述第一PMOS管P1的源极连接上管栅压TG端口、栅极连接SW点电压SW端口、以及漏极与第一NMOS管N1的漏极连接，所述第一NMOS管N1的栅极连接有电源电压VDD；
所述第一NMOS管N1的源极与第二NMOS管N2的漏极连接，所述第二PMOS管P2与第三NMOS管N3的栅极连接，且两者连接后再与输出控制电压VB端口连接，所述控制电压VB端口连接第四PMOS管P4的栅极；
所述第二NMOS管N2的栅极连接电源电压VDD、源极连接有地GND;
所述第二PMOS管P2的源极连接电源电压VDD，所述第三PMOS管P3的栅极分别与第二PMOS管P2与第三NMOS管N3的漏极连接，所述第三NMOS管N3的源极与地GND连接；
所述第三PMOS管P3和第四PMOS管P4的源极相连并连接电源电压VDD，所述第三PMOS管P3的漏极接控制电压VA端口，所述控制电压VA端口分别与第四NMOS管N4的漏极和第五NMOS管N5的栅极连接，所述第四NMOS管N4与第五NMOS管N5的源极连接后并与地GND连接；
所述第四PMOS管P4的漏极分别与第四NMOS管N4的栅极和第五NMOS管N5的漏极连接，且三者连接后并连接输出电压VOUT端口。
通过当Buck上管导通时，第一PMOS管导通P1，则输出控制电压VB端口为高电位，控制SW点电压SW端口为低电位，第三PMOS管P3开启，则第三PMOS管P3漏极为高电位，第五NMOS管N5开启，输出电压VOUT端口为低电位，第四NMOS管N4关断，第三PMOS管P3漏极电位进一步拉高，使得第五NMOS管N5进一步导通，从而使输出电压VOUT端口进一步拉低为低电位，从而输出上管栅源电压的采样逻辑信号，相较传统的上管栅压采样电路，本发明由于采样了上管栅源压差的浮动电源轨信号，所以拥有更高精度的采样逻辑信号。
如图3所示，当Buck上管导通时，第一PMOS管P1导通，则输出控制电压VB端口为高电位，输出控制电压VA端口为低电位，第三PMOS管P3开启，则第三PMOS管P3漏极为高电位，第五NMOS管N5开启，输出电压VOUT端口为低电位，第四NMOS管N4关断，第三PMOS管P3漏极电位进一步拉高，使得第五NMOS管N5进一步导通，从而输出电压VOUT端口进一步拉低为低电位，从而输出上管栅源电压的采样逻辑信号为低电位，当Buck上管关断时，第一PMOS管P1关断，则输出控制电压VB端口为低电位，输出控制电压VA端口为高电位，第三PMOS管P3关断，则第三PMOS管P3漏极为低电位，第五NMOS管N5关断，输出电压VOUT端口为高电位，第四NMOS管N4开启，第三PMOS管P3漏极电位进一步拉低，使得第五NMOS管N5进一步关断，从而输出电压VOUT端口进一步拉高至高电位，从而输出上管栅源电压的采样逻辑信号为高电位，从而实现了对于Buck电路上管栅源电压的精确采样并输出逻辑信号VOUT。
传统的上管栅压采样电路，由于只采了上管栅端电压，而实际上管的开启与关断的状态的采样应该是采样其栅源电压，所以存在采样精度问题，而本发明由于采样的是上管实际栅源压差，并使用正反馈电路，对内部逻辑信号进行了进一步锁定，所以不仅提升了采样精度，还增加了抗电源毛刺的能力。
本发明采样处于浮动电源轨的Buck电路的上管栅源电压，生成内部控制电压VA与VB，控制电压VA与VB通过正反馈单元输出电压VOUT,本发明采样处于浮动电源轨的上管栅源压差，并使用正反馈电路锁定逻辑信号，从而输出一个精确且拥有较强抗电源噪声的逻辑信号，用于Buck电路中的握手及死区逻辑处理。
以上所述实施例仅表达了本申请的具体实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请技术方案构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。
Claims (4)
1.一种用于Buck电路的上管栅源电压采样电路，其特征在于：包括采样单元和正反馈单元，所述采样单元包括上管栅压TG端口、SW点电压SW端口、输出控制电压VA端口和输出控制电压VB端口，所述正反馈单元包括第一输入端口、第二输入端口和输出电压VOUT端口，所述输出控制电压VA端口与第一输入端口连接，所述输出控制电压VB端口与第二输入端口连接。
2.如权利要求1所述的一种用于Buck电路的上管栅源电压采样电路，其特征在于：所述采样单元还包括第一NMOS管（N1）、第二NMOS管（N2）、第三NMOS管（N3）、第一PMOS管（P1）和第二PMOS管（P2）。
3.如权利要求1所述的一种用于Buck电路的上管栅源电压采样电路，其特征在于：所述正反馈单元还包括第四NMOS管（N4）、第五NMOS管（N5）、第三PMOS管（P3）和第四PMOS管（P4）。
4.如权利要求1-3任一项所述的一种用于Buck电路的上管栅源电压采样电路，其特征在于：所述第一PMOS管（P1）的源极连接上管栅压TG端口、栅极连接SW点电压SW端口、以及漏极与第一NMOS管（N1）的漏极连接，所述第一NMOS管（N1）的栅极连接有电源电压VDD；
所述第一NMOS管（N1）的源极与第二NMOS管（N2）的漏极连接，所述第二PMOS管（P2）与第三NMOS管（N3）的栅极连接，且两者连接后再与输出控制电压VB端口连接，所述控制电压VB端口连接第四PMOS管（P4）的栅极；
所述第二NMOS管（N2）的栅极连接电源电压VDD、源极连接有地GND;
所述第二PMOS管（P2）的源极连接电源电压VDD，所述第三PMOS管（P3）的栅极分别与第二PMOS管（P2）与第三NMOS管（N3）的漏极连接，所述第三NMOS管（N3）的源极与地GND连接；
所述第三PMOS管（P3）和第四PMOS管（P4）的源极相连并连接电源电压VDD，所述第三PMOS管（P3）的漏极接控制电压VA端口，所述控制电压VA端口分别与第四NMOS管（N4）的漏极和第五NMOS管（N5）的栅极连接，所述第四NMOS管（N4）与第五NMOS管（N5）的源极连接后并与地GND连接；
所述第四PMOS管（P4）的漏极分别与第四NMOS管（N4）的栅极和第五NMOS管（N5）的漏极连接，且三者连接后并连接输出电压VOUT端口。
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