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CN110473855A - 衬底、半导体装置封装及其制造方法 - Google Patents

衬底、半导体装置封装及其制造方法 Download PDF

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CN110473855A
CN110473855A CN201811381416.7A CN201811381416A CN110473855A CN 110473855 A CN110473855 A CN 110473855A CN 201811381416 A CN201811381416 A CN 201811381416A CN 110473855 A CN110473855 A CN 110473855A
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China
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layer
width
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何政霖
李志成
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Advanced Semiconductor Engineering Inc
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Abstract

一种衬底包含具有第一表面的第一介电层和具有设置为邻近所述第一介电层的所述第一表面的第一表面的第二介电层。所述衬底进一步包含设置在所述第一介电层中且具有邻近所述第一介电层的所述第一表面的第一端和与所述第一端相对的第二端的第一导电通孔。所述衬底进一步包含设置在所述第二介电层中且具有邻近所述第二介电层的所述第一表面的第一端的第二导电通孔。其中所述第一导电通孔的所述第一端的宽度小于所述第一导电通孔的所述第二端的宽度，且所述第二导电通孔的所述第一端的宽度小于所述第一导电通孔的所述第一端的所述宽度。

Description

衬底、半导体装置封装及其制造方法
技术领域
本公开大体上涉及一种衬底、半导体装置封装及其制造方法。
背景技术
在半导体装置封装中，导电通孔可在不同的图案化导电层之间充当电互连。图案化导电层可具有导电通孔和通孔焊盘。通孔焊盘的大小取决于导电通孔的大小。通孔焊盘的大小可与图案化导电层的布局(例如宽度、间距等)相关。通孔焊盘可具有由制造产生的凹口/凹陷或突出物，这些可能会不利地影响之后在其上形成的结构(例如另一导电通孔)。为解决以上问题，可使通孔焊盘扩展为具有相对平坦或平滑的表面以容纳其上形成的结构。然而，此类解决方案可能会增加半导体装置封装的大小。
发明内容
在一些实施例中，根据一个方面，一种衬底包含具有第一表面的第一介电层和具有设置为邻近第一介电层的第一表面的第一表面的第二介电层。衬底进一步包含设置在第一介电层中且具有邻近第一介电层的第一表面的第一端和与第一端相对的第二端的第一导电通孔。衬底进一步包含设置在第二介电层中且具有邻近第二介电层的第一表面的第一端的第二导电通孔。其中第一导电通孔的第一端的宽度小于第一导电通孔的第二端的宽度，且第二导电通孔的第一端的宽度小于第一导电通孔的第一端的宽度。
在一些实施例中，根据另一方面，一种装置封装包含衬底和衬底上的裸片。衬底包含具有第一表面的第一介电层和具有设置为邻近第一介电层的第一表面的第一表面的第二介电层。衬底进一步包含嵌入于第一介电层中且具有邻近第一介电层的第一表面的第一端和与第一端相对的第二端的第一导电通孔，以及嵌入于第二介电层中且具有邻近第二介电层的第一表面的第一端的第二导电通孔。其中第一导电通孔的第一端的宽度小于第一导电通孔的第二端的宽度，且第二导电通孔的第一端的宽度小于第一导电通孔的第一端的宽度。
在一些实施例中，根据另一方面，一种用于制造衬底的方法包含提供具有第一表面的第一介电层。所述方法进一步包含提供嵌入于第一介电层中且具有邻近第一介电层的第一表面的第一端和与第一端相对的第二端的第一导电通孔，其中第一导电通孔的第一端的宽度小于第一导电通孔的第二端的宽度。所述方法进一步包含提供具有邻近第一介电层的第一表面的第一表面的第二介电层。所述方法进一步包含去除第二介电层的一部分以暴露第一导电通孔的第一端的一部分。所述方法进一步包含提供在第二介电层的去除部分内且具有邻近第二介电层的第一表面的第一端的第二导电通孔；其中第二导电通孔的第一端的宽度小于第一导电通孔的第一端的宽度。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各种构件可能未按比例绘制，且各种构件的尺寸可出于论述的清楚起见而任意地增大或减小。
图1A是说明根据本公开的一些实施例的衬底的横截面视图的示意图。
图1B是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。
图1C是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。
图1D是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。
图1E是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。
图1F是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。
图1G是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。
图1H是说明根据本公开的一些实施例的衬底的横截面视图的示意图。
图1I是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。
图1J是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。
图1K是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。
图1L是说明根据本公开的一些实施例的衬底的横截面视图的示意图。
图2A是说明根据本公开的一些实施例的衬底的横截面视图的示意图。
图2B是说明根据本公开的一些实施例的衬底的横截面视图的示意图。
图2C是说明根据本公开的一些实施例的衬底的横截面视图的示意图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3K、图3L和图3M说明制造根据本公开的一些实施例的衬底的方法。
图3J是说明图3I的虚线框A中的衬底的一部分的示意图。
图3N说明根据本公开的一些实施例的衬底的横截面视图。
图3O说明根据本公开的一些实施例的衬底的横截面视图。
图3P说明根据本公开的一些实施例的衬底的横截面视图。
图4是说明根据本公开的一些实施例的半导体装置封装的横截面视图的示意图。
图4A、图4B、图4C、图4D以及图4E说明制造根据本公开的一些实施例的半导体装置封装的方法。
图5A是说明根据本公开的一些实施例的衬底的横截面视图的示意图。
图5B是说明根据本公开的一些实施例的衬底的横截面视图的示意图。
图5C是说明根据本公开的一些实施例的衬底的横截面视图的示意图。
具体实施方式
在下文详细论述本公开的实施例及其使用。然而，应了解，各实施例阐述可在广泛多种具体上下文中体现的许多适用的概念。应理解，以下公开内容提供实施各种实施例的不同特征的许多不同实施例或实例。下文出于论述的目的描述组件和布置的具体实例。当然，这些只是实例且并不意图为限制性的。
包含如“在…上方(above)”、“在…下方(below)”、“向上(up)”、“左侧(left)”、“右侧(right)”、“向下(down)”、“顶部(top)”、“底部(bottom)”、“竖直(vertical)”、“水平(horizontal)”、“侧部(side)”、“高于(higher)”、“低于(lower)”、“上部(upper)”、“…之上(over)”、“…之下(under)”等此类术语的空间描述，除非另外规定，否则在本文中是相对于相对应图式中所展示的定向使用。应理解，本文中所使用的空间描述是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因此布置而有偏差。
下文使用具体语言揭示图中所说明的实施例或实例。然而，将理解，所述实施例和实例并不希望是限制性的。如相关领域的普通技术人员通常将想到，所揭示的实施例的任何变更和修改以及本文件中所揭示的原理的任何进一步应用属于本公开的范围。
另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简单和清楚的目的，且本身并不指示本文中所论述的各种实施例和/或配置之间的关系。
本公开提供一种衬底、半导体装置封装及其制造方法。本文中所描述的方法和结构的实施例提供相对较小的通孔。相对较小的通孔可减小通孔焊盘的大小，且因此可减小所形成图案化导电层的间距。新的连接方案在半导体装置封装中提供较好的电连接。在两个堆叠式通孔之间的接口或靠近两个堆叠式通孔之间接口可避免空隙或裂缝。
图1A是说明根据本公开的一些实施例的衬底的横截面视图的示意图。参考图1A，衬底包含介电层120、介电层140、介电层120的一个表面上的图案化导电层110、嵌入/掩埋在介电层120中的图案化导电层130以及介电层140上的图案化导电层150。
参考图1A，介电层140的厚度小于介电层120的厚度。介电层120可包含(但不限于)模制化合物或预浸渍复合纤维(例如，预浸渍体)。介电层140与介电层120相似或相同。在本申请的其它实例中，介电层140可与介电层120不同。模制化合物的实例可包含(但不限于)其中分散有填充剂的环氧树脂。预浸体的实例可包含(但不限于)通过堆叠或层压许多预浸渍材料/片材而形成的多层结构。
在一些实施例中，介电层120包含聚丙烯(PP)或味之素堆积膜(Ajinomoto Build-upFilm；ABF)。在一些实施例中，介电层140包含感光性介电材料。在一些实施例中，介电层140包含聚酰亚胺(PI)或聚丙烯酸酯(PA)。
图案化导电层110是例如金属或金属合金等导电材料，或包含例如金属或金属合金等导电材料。实例包含金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金。在一些实施例中，图案化导电层110包含导电箔层110a、晶种层110b和导电层110c。在一些实施例中，衬底包含与导电层110c一体地形成的导电通孔112。导电通孔112包含端112t和与端112t相对的端112s。在一些实施例中，端112t的宽度大于端112s的宽度。在一些实施例中，在横截面视图中，导电通孔112的一部分包含梯形形状。在一些实施例中，图案化导电层110包含与导电通孔112一体地形成的通孔焊盘111。
在一些实施例中，衬底包含至少部分嵌入于导电通孔112中/由导电通孔112包围的迹线131。在一些实施例中，迹线131至少部分地嵌入于晶种层110b中/由晶种层110b包围。参考图1A，衬底进一步包含与图案化导电层150一体地形成的导电通孔152。相比于导电通孔112的尺寸，导电通孔152的尺寸较小。
参考图1A，导电通孔152包含端152t和与端152t相对的端152s。在一些实施例中，端152s的宽度大于迹线131的宽度。在一些实施例中，端152t的宽度大于端152s的宽度。在一些实施例中，在横截面视图中，导电通孔152的一部分包含梯形形状。
图案化导电层130和150是例如金属或金属合金等导电材料，或包含例如金属或金属合金等导电材料。实例包含金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金。在一些实施例中，图案化导电层130包含多个迹线和/或接垫。在一些实施例中，图案化导电层130的间距为P1。在一些实施例中，图案化导电层150包含多个迹线和/或接垫151。在一些实施例中，图案化导电层150的间距为P2。在一些实施例中，间距P1大于间距P2。图1A的虚线框A和B以及虚线圆C将进一步论述于后续段落中。
应注意，在图1A所展示的实施例中，在介电层120与140之间的接口处未设置通孔焊盘。即，图案化导电层130的制造不包含与图案化导电层130一起形成通孔焊盘。通孔焊盘的消除可因此减小图案化导电层130的间距。
图1B是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。图1B说明图1A的虚线框A中的结构的俯视图。参考图1B，端112s占据的区域大于端152s占据的区域，且端152s占据的区域在端112s占据的区域内。
图1C是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。图1C说明图1A的虚线框B中的示范性结构的俯视图。参考图1C，迹线131的一部分由导电通孔112和导电通孔152包夹，且迹线131的一部分延伸超过端112s。参考图1C，端112s占据的区域大于端152s占据的区域，且端152s占据的区域在端112s占据的区域内。
图1D是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。图1D说明图1A的虚线框B中的示范性结构的俯视图。参考图1D，迹线131在导电通孔112与导电通孔152之间形成物理连接。在一些实施例中，端112s占据的区域不会与端152s占据的区域重叠。
图1E是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。图1E说明图1A的虚线圆C中的示范性结构。参考图1E，通孔焊盘111包含大体平坦的表面。图1F是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。图1F说明图1A的虚线圆C中的示范性结构。参考图1F，通孔焊盘111包含由制造产生的凹陷/凹口144。图1G是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。图1G说明图1A的虚线圆C中的示范性结构。参考图1G，通孔焊盘111包含由制造产生的突出物116。
图1H是说明根据本公开的一些实施例的衬底的横截面视图的示意图。参考图1H，半导体封装结构包含介电层120、介电层140和嵌入/掩埋在介电层120中的图案化导电层130。图1H的虚线框A包含与迹线151一体地形成且堆叠在与通孔焊盘111一体地形成的导电通孔112上的导电通孔152。图1H的虚线框B包含与迹线151一体地形成且堆叠在与通孔焊盘111一体地形成的导电通孔112上的导电通孔152。图1H的虚线框B进一步包含至少部分嵌入于导电通孔112中/由导电通孔112包围的迹线131。图1H的虚线框C包含与迹线151一体地形成且堆叠在迹线137上的导电通孔152。迹线137至少部分嵌入导电通孔112中/由导电通孔112包围，且在导电通孔112与152之间形成连接。图1H的虚线框A、B和C将进一步论述于后续段落中。
图1I是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。图1I说明图1H的虚线框A中的结构的俯视图。参考图1I，端112s占据的区域大于端152s占据的区域，且端152s占据的区域在端112s占据的区域内。在一些实施例中，迹线151的一个端子与通孔152接触，且迹线151的另一端子延伸到第一方向。
图1J是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。图1J说明图1H的虚线框B中的结构的俯视图。在一些实施例中，迹线131的一个端子与通孔112和152接触，且迹线131的另一端子延伸到第一方向。在一些实施例中，迹线151的一个端子与通孔152接触，且迹线151的另一端子延伸到截面方向。
图1K是说明根据本公开的一些实施例的半导体封装结构的一部分的示意图。图1K说明图1H的虚线框C中的结构的俯视图。参考图1K，迹线137包含部分137a和部分137b。部分137b的面积大于通孔152的端152s。在一些实施例中，迹线137连接在通孔112与通孔152之间。在一些实施例中，迹线151的一个端子与导电通孔152接触，且迹线151的另一端子延伸到第一方向。在一些实施例中，迹线151'设置在导电通孔112和部分137a上方但不会与导电通孔112和部分137a接触。
图1L是说明根据本公开的一些实施例的衬底的横截面视图的示意图。参考图1L，半导体封装结构包含若干介电层、通孔焊盘111、导电通孔112、导电通孔152、迹线151、导电通孔152'、迹线151'和电连接元件184。在一些实施例中，通孔焊盘111与导电通孔112一体地形成。在一些实施例中，通孔焊盘111是在形成导电通孔112之前或之后形成。在一些实施例中，迹线151至少部分嵌入/掩埋在导电通孔152'中。在一些实施例中，迹线151'至少部分嵌入/掩埋在电连接元件184中。
在一些实施例中，在横截面视图中，导电通孔112、152和152'各自包含梯形形状。在一些实施例中，导电通孔152的上边缘的宽度大于导电通孔152的底部边缘的宽度。在一些实施例中，导电通孔152'的上边缘的宽度大于导电通孔152'的底部边缘的宽度。在一些实施例中，导电通孔112的上边缘的宽度小于导电通孔112的底部边缘的宽度。
图2A是说明根据本公开的一些实施例的衬底的横截面视图的示意图。衬底包含介电层220、介电层240和导电通孔212。参考图2A，开口是在形成导电层之前形成于介电层240中。在一些实施例中，使用激光钻孔技术形成开口。在一些实施例中，使用光刻技术形成开口。在图2A所展示的实施例中，开口的底部表面252s的宽度小于导电通孔212的上表面212s的宽度。
由于开口的底部表面252s的宽度小于导电通孔212的上表面212s的宽度，因此在开口的形成期间，可避免对接近或围绕导电通孔212的上表面212s的介电层220的损坏。
图2B是说明根据本公开的一些实施例的衬底的横截面视图的示意图。在图2B中所展示的实施例中，开口的底部表面252s的宽度大体上等于导电通孔212的上表面212s的宽度。在开口的制造期间，如果开口不与导电通孔212完全对齐，那么开口的中心相对于导电通孔212的中心将具有移位d。在这种情况下，在开口的形成期间，虚线圆2A中所展示的介电层220的一部分在激光钻孔或光刻工艺期间可能会被破坏，且可能会不利地影响半导体衬底的性能的结构。举例来说，可在两个介电层之间的接口处或靠近两个介电层之间的接口看到空隙或裂缝。
图2C是说明根据本公开的一些实施例的衬底的横截面视图的示意图。在图2C中所展示的实施例中，开口的底部表面252s的宽度大于导电通孔212的上表面212s的宽度。在这种情况下，在开口的形成期间，虚线圆2B中所展示的介电层220的一部分在激光钻孔或光刻工艺期间将容易被破坏，且可能会不利地影响半导体衬底的性能的结构。举例来说，可在两个介电层之间的接口处或靠近两个介电层之间的接口看到空隙或裂缝。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3K、图3L和图3M说明制造根据本公开的一些实施例的衬底的方法。
参考图3A，提供载体300，且导电层312设置在载体300的表面上。导电层312是例如金属或金属合金等导电材料，或包含例如金属或金属合金等导电材料。实例包含金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金。
参考图3B，图案化层314形成于导电层312上。在一些实施例中，图案化层314通过电镀程序形成。在一些实施例中，图案化层314包含导电垫和/或导电迹线。图案化层314是例如金属或金属合金等导电材料，或包含例如金属或金属合金等导电材料。实例包含金(Au)、银(Ag)、铝(Al)、铜(Cu)或其合金。
参考图3C，介电层316形成于图案化层314上方，且封装图案化层314和导电层312。导电箔层318a形成于介电层316上。导电箔层318a可包含例如铜(Cu)、其它导电金属、合金或其它合适材料等导电材料。
参考图3D，开口320形成于介电层316上。参考图3D，迹线330通过开口320暴露。在一些实施例中，使用激光钻孔技术形成开口320。在一些实施例中，使用光刻技术形成开口320。在一些实施例中，形成开口320包含使用负性光刻胶。
参考图3E，形成晶种层318b。晶种层318b保形地形成于导电箔层318a、介电层316、迹线330和开口312上方。参考图3E，迹线330由晶种层318b包围。
参考图3F，执行金属沉积工艺，且图案化导电层318c形成于晶种层318b上方。导电通孔352在开口320内与导电层318c一体地形成。导电箔层318a、晶种层318b和导电层318c将被称作导电层318。
参考图3G，从介电层316的上表面去除导电箔层318a和晶种层318b的部分。在一些实施例中，使用蚀刻技术去除导电箔层318a和晶种层318b的部分。
参考图3H，通过去除图3G的载体300而获得封装P1。保护层350形成于介电层316上，且封装导电层318和导电通孔352。
参考图3I，在使用剥离工艺去除保护层350之前使用蚀刻技术去除导电层312。保护层350可防止导电层318和导电通孔352在蚀刻过程中被破坏。
图3J是说明图3I的虚线框A中的衬底的一部分的示意图。衬底的部分包含介电层316、迹线314和导电通孔352。导电通孔352包含上表面S1。介电层316包含上表面S2。迹线314包含上表面S3。在一些实施例中，表面S1、S2和S3大体上共面。在一些实施例中，表面S1、S2和S3不共面。在一些实施例中，表面S1和S3低于表面S2。
参看图3K，介电层360形成于介电层316上。由于介电层316的上表面316s大体上平坦(即，图案化导电层314嵌入/掩埋在介电层316中，而不是设置在介电层316上)，因此可减小介电层360的厚度。参考图3K，相比于介电层316的厚度，介电层360的厚度较小。
参考图3L，开口362形成于介电层316上。在一些实施例中，使用激光钻孔技术形成开口362。在一些实施例中，使用光刻技术形成开口362。在一些实施例中，形成开口362包含使用负性光刻胶。在一些实施例中，开口362暴露导电通孔352的表面。在一些实施例中，开口362暴露迹线330的表面和导电通孔352的一部分。
如上文所提及，由于介电层360的厚度较小，因此可减小开口362的尺寸且由此可减小之后形成于开口362内的导电通孔。
参考图3M，执行金属沉积工艺，且图案化导电层370形成于介电层360上方。导电通孔372在开口362内与导电层370一体地形成。图3M中所产生的衬底对应于图1A中所展示的衬底。
图3N说明根据本公开的一些实施例的衬底的横截面视图。图3N中所展示的衬底类似于图3M中所展示的衬底，除了在图3N中，使用正性光刻胶形成开口362，且因此导电通孔372的形状与图3M中所展示的形状不同以外。
图3O说明根据本公开的一些实施例的衬底的横截面视图。图3O中所展示的衬底类似于图3M中所展示的衬底，除了在图3O中，使用正性光刻胶形成开口320和362，且因此导电通孔352和372的形状与图3M中所展示的形状不同以外。
图3P说明根据本公开的一些实施例的衬底的横截面视图。图3P中所展示的衬底类似于图3M中所展示的衬底，除了在图3P中，使用正性光刻胶形成开口320，且因此导电通孔342的形状与图3M中所展示的形状不同以外。
图4是说明根据本公开的一些实施例的半导体装置封装的横截面视图的示意图。图4中所展示的半导体装置封装包含介电层440、460和480、图案化导电层430、450和470、导电通孔412、432、472和474、电连接元件484、底填充料层492和裸片490。参考图4，导电通孔412包含通孔焊盘410，且导电通孔432包含通孔焊盘434。图案化导电层430嵌入/掩埋在介电层460中。图案化导电层450嵌入/掩埋在介电层440中。图案化导电层470嵌入/掩埋在介电层480中。
导电通孔432与图案化导电层430一体地形成。导电通孔472与图案化导电层470一体地形成。裸片490通过电连接元件484电连接到导电通孔472。底填充料层492设置在裸片490与介电层480之间。在一些实施例中，底填充料492包含环氧树脂、模制化合物(例如，环氧模制化合物或其它模制化合物)、聚酰亚胺、酚类化合物或材料、包含分散在其中的硅胶的材料、或其组合。
图4A、图4B、图4C、图4D以及图4E说明制造根据本公开的一些实施例的半导体装置封装的方法。
参考图4A，提供衬底。衬底包含介电层440和460、图案化导电层430和450以及导电通孔432。图案化导电层430包含导电箔层430a、晶种层430b和导电层430c。
参考图4B，开口462形成于介电层460中。在一些实施例中，使用激光钻孔技术形成开口462。在一些实施例中，使用光刻技术形成开口462。在图4B中，为了简单起见，将图案化导电层430标绘为单层。
参考图4C，执行金属沉积工艺以形成导电通孔412。导电通孔412包含通孔焊盘410。执行金属沉积工艺以形成图案化导电层470。导电通孔472和474在开口462内与导电层470一体地形成。在一些实施例中，导电通孔472包含导电通孔472的顶部上的通孔焊盘。在一些实施例中，导电通孔474包含导电通孔474的顶部上的迹线。
参考图4D，介电层480形成于介电层460上。去除介电层480的部分以便暴露导电通孔412和472的表面。
参考图4E，电连接元件484设置在导电通孔472上。电连接元件484将接着被用作导电通孔472与裸片490之间的连接件。
图5A是说明根据本公开的一些实施例的衬底的横截面视图的示意图。衬底包含介电层54和56、图案化导电层51、53和57以及导电通孔52和55。导电通孔52包含部分52a和部分52b。导电通孔55包含部分55a和部分55b。参考图5A，部分52b包含大体平坦的表面，且导电通孔55堆叠在导电通孔52上。在一些实施例中，部分52b为通孔焊盘。部分52b的存在将不利地影响图案化导电层57的布局(例如宽度、间距等)。
图5B是说明根据本公开的一些实施例的衬底的横截面视图的示意图。衬底包含介电层54和56、图案化导电层51和53以及导电通孔52和55。在一些实施例中，导电通孔52包含部分52a、部分52b和部分52c。导电通孔55包含部分55a、部分55b和部分55c。部分52c是由制造产生的突出物，这可能会不利地影响之后在其上形成的结构。举例来说，之后在导电通孔52上形成的导电通孔55将必然包含突出部分55c。
在一些实施例中，导电通孔52包含由制造产生的凹口/凹陷部分52d，这可能会不利地影响之后在其上形成的结构。举例来说，之后在导电通孔52上形成的导电通孔55将必然包含凹口/凹陷部分55d。
图5C是说明根据本公开的一些实施例的衬底的横截面视图的示意图。在图5C中所展示的实施例中，导电通孔52包含由制造产生的突出部分52c或凹口/凹陷部分52d。为了避免形成于导电通孔55上的凹口/凹陷部分或突出部分，导电通孔55的位置必须移动。在一些实施例中，导电通孔55将设置在部分52b上。在一些实施例中，部分52b为通孔焊盘。部分52b的存在将不利地影响形成于介电层54与56之间的图案化导电层的布局(例如宽度、间距等)。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述(the)”可包含复数个指示物。在一些实施例的描述中，组件提供于另一组件“上”或“上方(above/over)”可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
如本文中所使用，术语“大体上”、“大约”和“约”用于描述及考虑小的变化。当与事件或情形结合使用时，所述术语可指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，参考两个值的术语“约”或“大体上”相等可指代所述两个值的比率处于0.9与1.1之间且包含0.9和1.1的范围内。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是为便利和简洁起见而使用，且应灵活地理解为不仅包含明确地指定为范围限值的数值，且还包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述且说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。所述图示可能未必按比例绘制。由于制造过程和公差，本公开中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此类修改意图在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文特别指示，否则所述操作的次序和分组不是对本公开的限制。

Claims (20)

1.一种衬底，其包括：
第一介电层，其具有第一表面；
第二介电层，其具有设置为邻近所述第一介电层的所述第一表面的第一表面；
第一导电通孔，其设置在所述第一介电层中且具有邻近所述第一介电层的所述第一表面的第一端和与所述第一端相对的第二端，其中所述第一导电通孔的所述第一端的宽度小于所述第一导电通孔的所述第二端的宽度；以及
第二导电通孔，其设置在所述第二介电层中且具有邻近所述第二介电层的所述第一表面的第一端，其中所述第二导电通孔的所述第一端的宽度小于所述第一导电通孔的所述第一端的所述宽度。
2.根据权利要求1所述的衬底，其中所述第二导电通孔进一步包括与所述第二导电通孔的所述第一端相对的第二端，且所述第二端的宽度与所述第二导电通孔的所述第一端的所述宽度不同。
3.根据权利要求2所述的衬底，其中所述第二导电通孔的所述第二端的所述宽度大于所述第二导电通孔的所述第一端的所述宽度。
4.根据权利要求1所述的衬底，所述第一导电通孔的所述第一端占据第一区域且所述第二导电通孔的所述第一端占据第二区域，其中所述第二区域在所述第一区域内。
5.根据权利要求1所述的衬底，其进一步包括至少部分嵌入于所述第一导电通孔中的迹线。
6.根据权利要求1所述的衬底，其进一步包括设置在所述第一导电通孔与所述第二导电通孔之间的晶种层。
7.根据权利要求5所述的衬底，其进一步包括设置在所述迹线与所述第一导电通孔之间的晶种层。
8.根据权利要求1所述的衬底，其进一步包括嵌入于所述第一介电层的所述第一表面中的第一图案化导电层。
9.根据权利要求8所述的衬底，其进一步包括设置在所述第二介电层的第二表面上的第二图案化导电层，其中所述第二图案化导电层的间距小于所述第一图案化导电层的间距。
10.根据权利要求1所述的衬底，其进一步包括设置在所述第一介电层的第二表面上的第三图案化导电层，所述第三图案化导电层包括邻近所述第一导电通孔的所述第二端的凹口。
11.根据权利要求9所述的衬底，其中所述第二图案化导电层和所述第二导电通孔一体地形成。
12.根据权利要求5所述的衬底，其中所述迹线与所述第二导电通孔的所述第二端直接接触。
13.根据权利要求1所述的衬底，其中所述第一导电通孔的所述第一端不与所述第一介电层的所述第一表面共面。
14.一种半导体装置封装，其包括：
衬底，其包括：
第一介电层，其具有第一表面；
第二介电层，其具有设置为邻近所述第一介电层的所述第一表面的第一表面；
第一导电通孔，其嵌入于所述第一介电层中且具有邻近所述第一介电层的所述第一表面的第一端和与所述第一端相对的第二端，其中所述第一导电通孔的所述第一端的宽度小于所述第一导电通孔的所述第二端的宽度；以及
第二导电通孔，其嵌入于所述第二介电层中且具有邻近所述第二介电层的所述第一表面的第一端，其中所述第二导电通孔的所述第一端的宽度小于所述第一导电通孔的所述第一端的宽度；
以及
裸片，其电连接到所述第二导电通孔。
15.根据权利要求14所述的半导体装置封装，所述第一导电通孔的所述第一端占据第一区域且所述第二导电通孔的所述第一端占据第二区域，其中所述第二区域在所述第一区域内。
16.根据权利要求14所述的半导体装置封装，其中所述裸片通过电连接元件电连接到所述第二导电通孔。
17.根据权利要求14所述的半导体装置封装，其进一步包括设置在所述裸片与所述衬底之间的底填充料层。
18.一种用于制造衬底的方法，其包括：
提供具有第一表面的第一介电层；
提供嵌入于所述第一介电层中且具有邻近所述第一介电层的所述第一表面的第一端和与所述第一端相对的第二端的第一导电通孔，其中所述第一导电通孔的所述第一端的宽度小于所述第一导电通孔的所述第二端的宽度；
提供具有邻近所述第一介电层的所述第一表面的第一表面的第二介电层；
去除所述第二介电层的一部分以暴露所述第一导电通孔的所述第一端的一部分；
以及
提供在所述第二介电层的所述去除部分内且具有邻近所述第二介电层的所述第一表面的第一端的第二导电通孔；其中所述第二导电通孔的所述第一端的宽度小于所述第一导电通孔的所述第一端的宽度。
19.根据权利要求18所述的方法，所述第一导电通孔的所述第一端占据第一区域且所述第二导电通孔的所述第一端占据第二区域，其中所述第二区域的边缘在所述第一区域的边缘内。
20.根据权利要求18所述的方法，其中所述第二介电层包括感光性介电材料，且其中使用光刻法来去除所述第二介电层的所述部分。
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