[go: up one dir, main page]

CN110473768A - 氮化硅薄膜的制备方法 - Google Patents

氮化硅薄膜的制备方法 Download PDF

Info

Publication number
CN110473768A
CN110473768A CN201810438840.4A CN201810438840A CN110473768A CN 110473768 A CN110473768 A CN 110473768A CN 201810438840 A CN201810438840 A CN 201810438840A CN 110473768 A CN110473768 A CN 110473768A
Authority
CN
China
Prior art keywords
silicon nitride
film
sub
nitride film
preparation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810438840.4A
Other languages
English (en)
Inventor
尹勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Industrial Utechnology Research Institute
Original Assignee
Shanghai Industrial Utechnology Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Industrial Utechnology Research Institute filed Critical Shanghai Industrial Utechnology Research Institute
Priority to CN201810438840.4A priority Critical patent/CN110473768A/zh
Publication of CN110473768A publication Critical patent/CN110473768A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供一种氮化硅薄膜的制备方法，所述制备方法包括交替进行如下步骤：步骤1），采用化学气相沉积法于基底表面沉积氮化硅子薄膜；以及步骤2），对所述氮化硅子薄膜的表面进行等离子体表面处理，所述等离子体表面处理采用的离子包含氮离子；其中，交替进行所述步骤1）及所述步骤2）的次数范围介于2~5次，以获得包含多层氮化硅子薄膜堆叠的氮化硅薄膜。本发明将所需沉积的氮化硅薄膜分为若干层氮化硅子薄膜，并进行分层沉积，通过接触界面的叠加，打乱原有的生长结构，以抑制针孔缺陷的形成。本发明在每层氮化硅子薄膜沉积后，对其进行等离子体表面处理，再次打乱原有的生长结构，可进一步抑制针孔缺陷的形成。

Description

氮化硅薄膜的制备方法
技术领域
本发明属于半导体制造领域，特别是涉及一种氮化硅薄膜的制备方法。
背景技术
在半导体器件制备过程中，通常需要在晶片上形成各种各样的薄膜，其中，最常见的一种薄膜为氮化硅(SiNx)层。氮化硅层通常采用化学气相沉积(Chemical VaporDeposition,简称CVD)的方式形成。CVD沉积工艺是采用Plasma(电浆-等离子电子云)解离气体并在Substrate(通常是硅片)上沉积薄膜，常用的一种CVD设备结构如图1所示。采用CVD工艺沉积的氮化硅薄膜具有高介电常数、高绝缘强度、漏电低、等优良的物理性能。在现有技术的半导体器件中，氮化硅层有各种用途，如用做扩散阻挡层、钝化层、ONO结构中的存储层等。氮化硅薄膜抗钠、耐水汽能力强，钠和水汽在氮化硅中的扩散速率都非常慢，且钠和水汽难以溶入其中，耐酸、耐碱特性强，在较低温度与多数酸碱不发生化学反应，具有良好的化学稳定性能。氮化硅薄膜还具有优良的机械性能，薄膜硬度大、耐磨耐划、致密性好、针孔少，在新兴的微机械加工工艺中的应用越来越广。
随着氮化硅应用范围越来越广泛，对其性能要求越来越高，对于MEMS产品，通常与环境直接接触，包括空气、水和酸碱性液体。为保证其工作稳定性，通常需要设计各严苛的使用条件范围。作为护层，需要保护下层器件不受侵蚀。现有的氮化硅薄膜的制备工艺通常是采用一次沉积形成，如图2所示，于基底101上通过一次沉积形成所需厚度的氮化硅薄膜102。这种一次沉积形成的氮化硅薄膜通常会存在一定数量针孔(pinhole)的，虽然厚度加厚可以改善这个问题，但太厚的氮化硅薄膜会影响器件电热学性能要求，因此，沉积的氮化硅薄膜厚度受到一定的限制，通常如200nm的薄膜厚度。一次沉积的氮化硅薄膜，不可避免存在一些针孔(pinhole)，对产品的耐酸碱化学性能就造成潜在的不稳定性。
传统方法通过一次沉积氮化硅薄膜，调整各种沉积工艺参数，进行针孔(pinhole)测试，以找出最佳的工艺方法。但此方法只能尽可能的减少针孔(pinhole)的数量，氮化硅薄膜中依然存在较大数量的针孔(pinhole)。
基于以上所述，需要提供新的氮化硅沉积方法，以进一步降低或消除氮化硅中存在的针孔(pinhole)数量，以满足半导体产品(如MEMS)对氮化硅薄膜的特性越来越高的要求。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种氮化硅薄膜的制备方法，用于解决现有技术中氮化硅薄膜中存在大量针孔缺陷的问题。
为实现上述目的及其他相关目的，本发明提供一种氮化硅薄膜的制备方法，所述制备方法包括交替进行如下步骤：步骤1)，采用化学气相沉积法于基底表面沉积氮化硅子薄膜；以及步骤2)，对所述氮化硅子薄膜的表面进行等离子体表面处理，所述等离子体表面处理采用的离子包含氮离子。
优选地，交替进行所述步骤1)及所述步骤2)的次数范围介于2～5次，以获得包含多层氮化硅子薄膜堆叠的氮化硅薄膜。
进一步地，交替进行所述步骤1)及所述步骤2)的次数为4次。
优选地，依据所需沉积的氮化硅薄膜的总厚度，将所述氮化硅薄膜分成若干层循环沉积的氮化硅子薄膜，以确定每层氮化硅子薄膜的沉积厚度。
进一步地，设定所需沉积的氮化硅薄膜的总厚度范围介于100nm～200nm之间，将所述氮化硅薄膜分成2～5层循环沉积的氮化硅子薄膜，每层氮化硅子薄膜的沉积厚度范围介于20nm～100nm之间。
优选地，所述等离子体表面处理用以打乱所述氮化硅薄膜原有的沉积界面结构，形成一重排界面层于各所述氮化硅子薄膜表面，以降低或消除所述氮化硅薄膜中的针孔缺陷数量。
优选地，步骤1)中，所述化学气相沉积法采用的气源包括硅烷、氨气以及稀释气体，所述稀释气体包含氮气。
优选地，所述硅烷的通入速率介于200sccm～300sccm之间，所述氨气的通入速率介于600sccm～900sccm之间，所述稀释气体的通入速率介于600sccm～900sccm之间。
优选地，步骤2)中，所述等离子体表面处理采用的气源包含氮气，所述等离子体表面处理的处理时间介于2s～8s之间。
优选地，交替进行的所述步骤1)及步骤2)在同一化学气相沉积机台中原位完成。
如上所述，本发明的氮化硅薄膜的制备方法，具有以下有益效果：
本发明将所需沉积的氮化硅薄膜分为若干层氮化硅子薄膜，并进行分层沉积，通过接触界面的叠加，打乱原有的生长结构，以抑制针孔缺陷的形成。
本发明在每层氮化硅子薄膜沉积后，对其进行等离子体表面处理，再次打乱原有的生长结构，以进一步抑制针孔缺陷的形成。
本发明通过分层沉积及等离子体表面处理的工艺叠加复合生长氮化硅薄膜的方法，可从根本上解决氮化硅薄膜存在的针孔(pinhole)缺陷的问题。
附图说明
图1显示为现有技术中的CVD设备的结构示意图。
图2显示为现有技术中采用一次化学气相沉积的氮化硅薄膜的结构示意图。
图3～图11显示为本发明的氮化硅薄膜的制备方法各步骤所呈现的结构示意图。
元件标号说明
101 基底
102 氮化硅薄膜
201 基底
202 第一氮化硅子薄膜
203 第一重排界面层
204 第二氮化硅子薄膜
205 第二重排界面层
206 第三氮化硅子薄膜
207 第三重排界面层
208 第四氮化硅子薄膜
209 第四重排界面层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3～图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图3～图11所示，本实施例提供一种氮化硅薄膜的制备方法，所述制备方法包括交替进行如下步骤：
步骤1)，采用化学气相沉积法于基底201表面沉积氮化硅子薄膜；
步骤2)，对所述氮化硅子薄膜的表面进行等离子体表面处理，所述等离子体表面处理采用的离子包含氮离子。
本实施例将所需沉积的氮化硅薄膜分为若干层氮化硅子薄膜，并进行分层沉积，通过接触界面的叠加，打乱原有的生长结构，可以抑制针孔缺陷的形成。同时，在每层氮化硅子薄膜沉积后，对其进行等离子体表面处理，所述等离子体表面处理用以打乱所述氮化硅薄膜原有的沉积界面结构，形成一重排界面层于各所述氮化硅子薄膜表面，以降低或消除所述氮化硅薄膜中的针孔缺陷数量。
所述制备方法中，交替进行所述步骤1)及所述步骤2)的次数范围介于2～5次，以获得包含多层氮化硅子薄膜堆叠的氮化硅薄膜。优选地，交替进行所述步骤1)及所述步骤2)的次数为4次，可以降低工艺复杂性的同时，达到较好的针孔缺陷的抑制效果。
由于氮化硅薄膜的厚度通常是依据器件需求实际确定，本实施例依据所需沉积的氮化硅薄膜的总厚度，将所述氮化硅薄膜分成若干层循环沉积的氮化硅子薄膜，以确定每层氮化硅子薄膜的沉积厚度。优选地，设定所需沉积的氮化硅薄膜的总厚度范围介于100nm～200nm之间，将所述氮化硅薄膜分成2～5层循环沉积的氮化硅子薄膜，每层氮化硅子薄膜的沉积厚度范围介于20nm～100nm之间。
当然，各层氮化硅子薄膜的厚度可以相等，也可以不相等，当各层氮化硅子薄膜的厚度相等时，可有效降低工艺难度，提高工艺稳定性。
如图3～图11所示，在一个具体的实施过程中，所述氮化硅薄膜的制备方法包括以下步骤：
如图3所示，首先进行步骤1)，提供一基底201，所述基底201可以为硅衬底、锗衬底、锗硅衬底、Ⅲ-Ⅳ族衬底、碳化硅衬底、二氧化硅层等，也可以为形成于上述衬底材料中的沟槽、深孔等凹槽结构，也可以为形成于上述衬底上的鳍形凸起、柱状凸起等凸起结构，且不限于此处所列举的示例，此处以平面型的硅衬底为示例进行说明。
然后，设定氮化硅薄膜的总厚度为200nm，将所述氮化硅薄膜分成4层循环沉积的氮化硅子薄膜，每层氮化硅子薄膜的沉积厚度为50nm。
如图4所示，然后进行步骤2)，将所述基底201放入化学气相沉积机台中，采用化学气相沉积法于基底201表面沉积第一氮化硅子薄膜202。
所述化学气相沉积法采用的气源包括硅烷、氨气以及稀释气体，所述稀释气体包含氮气，其中，所述硅烷的通入速率介于200sccm～300sccm之间，所述氨气的通入速率介于600sccm～900sccm之间，所述稀释气体的通入速率介于600sccm～900sccm之间。
所述化学气相沉积法采用的温度范围介于300℃～400℃之间，在本实施例中，所述化学气相沉积法采用的温度可以为350℃。
所述第一氮化硅子薄膜202的厚度为50nm。
如图5所示，然后进行步骤3)，对所述第一氮化硅子薄膜202的表面进行等离子体表面处理，所述等离子体表面处理采用的离子包含氮离子，以打乱所述氮化硅薄膜原有的沉积界面结构，形成第一重排界面层203于所述第一氮化硅子薄膜202表面，所述第一重排界面层的厚度范围优选控制于1nm～5nm之间。
所述等离子体表面处理采用的气源包含氮气，所述等离子体表面处理的处理时间介于2s～8s之间。上述步骤2)及步骤3)在同一化学气相沉积机台中原位完成。
如图6所示，然后进行步骤4)，采用化学气相沉积法于所述第一重排界面层203表面沉积第二氮化硅子薄膜204。
所述化学气相沉积法采用的气源包括硅烷、氨气以及稀释气体，所述稀释气体包含氮气，其中，所述硅烷的通入速率介于200sccm～300sccm之间，所述氨气的通入速率介于600sccm～900sccm之间，所述稀释气体的通入速率介于600sccm～900sccm之间。
所述化学气相沉积法采用的温度范围介于300℃～400℃之间，在本实施例中，所述化学气相沉积法采用的温度可以为350℃。
所述第二氮化硅子薄膜204的厚度为50nm。
如图7所示，接着进行步骤5)，对所述第二氮化硅子薄膜204的表面进行等离子体表面处理，所述等离子体表面处理采用的离子包含氮离子，以打乱所述氮化硅薄膜原有的沉积界面结构，形成第二重排界面层205于所述第二氮化硅子薄膜204表面，所述第二重排界面层的厚度范围优选控制于1nm～5nm之间。
所述等离子体表面处理采用的气源包含氮气，所述等离子体表面处理的处理时间介于2s～8s之间。
如图8所示，接着进行步骤6)，采用化学气相沉积法于所述第二重排界面层205表面沉积第三氮化硅子薄膜206。
所述化学气相沉积法采用的气源包括硅烷、氨气以及稀释气体，所述稀释气体包含氮气，其中，所述硅烷的通入速率介于200sccm～300sccm之间，所述氨气的通入速率介于600sccm～900sccm之间，所述稀释气体的通入速率介于600sccm～900sccm之间。
所述化学气相沉积法采用的温度范围介于300℃～400℃之间，在本实施例中，所述化学气相沉积法采用的温度可以为350℃。
所述第三氮化硅子薄膜206的厚度为50nm。
如图9所示，接着进行步骤7)，对所述第三氮化硅子薄膜206的表面进行等离子体表面处理，所述等离子体表面处理采用的离子包含氮离子，以打乱所述氮化硅薄膜原有的沉积界面结构，形成第三重排界面层207于所述第三氮化硅子薄膜206表面，所述第三重排界面层的厚度范围优选控制于1nm～5nm之间。
所述等离子体表面处理采用的气源包含氮气，所述等离子体表面处理的处理时间介于2s～8s之间。
如图10所示，然后进行步骤8)，采用化学气相沉积法于所述第三重排界面层207表面沉积第四氮化硅子薄膜208。
所述化学气相沉积法采用的气源包括硅烷、氨气以及稀释气体，所述稀释气体包含氮气，其中，所述硅烷的通入速率介于200sccm～300sccm之间，所述氨气的通入速率介于600sccm～900sccm之间，所述稀释气体的通入速率介于600sccm～900sccm之间。
所述化学气相沉积法采用的温度范围介于300℃～400℃之间，在本实施例中，所述化学气相沉积法采用的温度可以为350℃。
所述第四氮化硅子薄膜208的厚度为50nm。
如图11所示，然后进行步骤9)，对所述第四氮化硅子薄膜208的表面进行等离子体表面处理，所述等离子体表面处理采用的离子包含氮离子，以打乱所述氮化硅薄膜原有的沉积界面结构，形成第四重排界面层209于所述第四氮化硅子薄膜208表面，所述第四重排界面层的厚度范围优选控制于1nm～5nm之间。
所述等离子体表面处理采用的气源包含氮气，所述等离子体表面处理的处理时间介于2s～8s之间。
最后，将所述氮化硅薄膜传出，对完成制备的所述氮化硅薄膜进行测试，测试表面，通过上述制备方法，所述氮化硅薄膜中完全没有针孔缺陷。
如上所述，本发明的氮化硅薄膜的制备方法，具有以下有益效果：
本发明将所需沉积的氮化硅薄膜分为若干层氮化硅子薄膜，并进行分层沉积，通过接触界面的叠加，打乱原有的生长结构，以抑制针孔缺陷的形成。
本发明在每层氮化硅子薄膜沉积后，对其进行等离子体表面处理，再次打乱原有的生长结构，以进一步抑制针孔缺陷的形成。
本发明通过分层沉积及等离子体表面处理的工艺叠加复合生长氮化硅薄膜的方法，可从根本上解决氮化硅薄膜存在的针孔(pinhole)缺陷的问题。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种氮化硅薄膜的制备方法，其特征在于，所述制备方法包括交替进行如下步骤：
步骤1)，采用化学气相沉积法于基底表面沉积氮化硅子薄膜；
步骤2)，对所述氮化硅子薄膜的表面进行等离子体表面处理，所述等离子体表面处理采用的离子包含氮离子。
2.根据权利要求1所述的氮化硅薄膜的制备方法，其特征在于：交替进行所述步骤1)及所述步骤2)的次数范围介于2～5次，以获得包含多层氮化硅子薄膜堆叠的氮化硅薄膜。
3.根据权利要求2所述的氮化硅薄膜的制备方法，其特征在于：交替进行所述步骤1)及所述步骤2)的次数为4次。
4.根据权利要求1所述的氮化硅薄膜的制备方法，其特征在于：依据所需沉积的氮化硅薄膜的总厚度，将所述氮化硅薄膜分成若干层循环沉积的氮化硅子薄膜，以确定每层氮化硅子薄膜的沉积厚度。
5.根据权利要求4所述的氮化硅薄膜的制备方法，其特征在于：设定所需沉积的氮化硅薄膜的总厚度范围介于100nm～200nm之间，将所述氮化硅薄膜分成2～5层循环沉积的氮化硅子薄膜，每层氮化硅子薄膜的沉积厚度范围介于20nm～100nm之间。
6.根据权利要求1所述的氮化硅薄膜的制备方法，其特征在于：所述等离子体表面处理用以打乱所述氮化硅薄膜原有的沉积界面结构，形成一重排界面层于各所述氮化硅子薄膜表面，以降低或消除所述氮化硅薄膜中的针孔缺陷数量。
7.根据权利要求1所述的氮化硅薄膜的制备方法，其特征在于：步骤1)中，所述化学气相沉积法采用的气源包括硅烷、氨气以及稀释气体，所述稀释气体包含氮气。
8.根据权利要求7所述的氮化硅薄膜的制备方法，其特征在于：所述硅烷的通入速率介于200sccm～300sccm之间，所述氨气的通入速率介于600sccm～900sccm之间，所述稀释气体的通入速率介于600sccm～900sccm之间。
9.根据权利要求1所述的氮化硅薄膜的制备方法，其特征在于：步骤2)中，所述等离子体表面处理采用的气源包含氮气，所述等离子体表面处理的处理时间介于2s～8s之间。
10.根据权利要求1～9任一项所述的氮化硅薄膜的制备方法，其特征在于：交替进行的所述步骤1)及步骤2)在同一化学气相沉积机台中原位完成。
CN201810438840.4A 2018-05-09 2018-05-09 氮化硅薄膜的制备方法 Pending CN110473768A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810438840.4A CN110473768A (zh) 2018-05-09 2018-05-09 氮化硅薄膜的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810438840.4A CN110473768A (zh) 2018-05-09 2018-05-09 氮化硅薄膜的制备方法

Publications (1)

Publication Number Publication Date
CN110473768A true CN110473768A (zh) 2019-11-19

Family

ID=68503719

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810438840.4A Pending CN110473768A (zh) 2018-05-09 2018-05-09 氮化硅薄膜的制备方法

Country Status (1)

Country Link
CN (1) CN110473768A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7041543B1 (en) * 2004-08-20 2006-05-09 Novellus Systems, Inc. Strained transistor architecture and method
CN101584025A (zh) * 2005-04-01 2009-11-18 国际商业机器公司 低温制作高应变等离子体增强化学气相沉积氮化硅薄膜的方法
CN102978586A (zh) * 2011-09-05 2013-03-20 东京毅力科创株式会社 成膜装置和成膜方法
US20130333923A1 (en) * 2012-06-13 2013-12-19 International Business Machines Corporation MODULATED COMPOSITIONAL AND STRESS CONTROLLED MULTILAYER ULTRATHIN CONFORMAL SiNx DIELECTRICS USED IN NANO DEVICE FABRICATION
CN103839800A (zh) * 2012-11-20 2014-06-04 中国科学院微电子研究所 氮化硅制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7041543B1 (en) * 2004-08-20 2006-05-09 Novellus Systems, Inc. Strained transistor architecture and method
CN101584025A (zh) * 2005-04-01 2009-11-18 国际商业机器公司 低温制作高应变等离子体增强化学气相沉积氮化硅薄膜的方法
CN102978586A (zh) * 2011-09-05 2013-03-20 东京毅力科创株式会社 成膜装置和成膜方法
US20130333923A1 (en) * 2012-06-13 2013-12-19 International Business Machines Corporation MODULATED COMPOSITIONAL AND STRESS CONTROLLED MULTILAYER ULTRATHIN CONFORMAL SiNx DIELECTRICS USED IN NANO DEVICE FABRICATION
CN103839800A (zh) * 2012-11-20 2014-06-04 中国科学院微电子研究所 氮化硅制造方法

Similar Documents

Publication Publication Date Title
Yamada et al. Control of Ga-oxide interlayer growth and Ga diffusion in SiO2/GaN stacks for high-quality GaN-based metal–oxide–semiconductor devices with improved gate dielectric reliability
US11735499B2 (en) Semiconductor device with protection layers and method for fabricating the same
TW201840825A (zh) 使用稀釋的氫氧化四甲基銨處理微電子基板的方法
CN105552091A (zh) 阵列基板及其制备方法、显示面板
Lin et al. Low interface trap density Al2O3/In0. 53Ga0. 47As MOS capacitor fabricated on MOCVD-grown InGaAs epitaxial layer on Si substrate
CN102386064A (zh) 金属-氧化物-金属电容的制作方法
CN104637992B (zh) 具有改善的蚀刻角度的栅极绝缘层及其形成方法
Mizobata et al. Fixed-charge generation in SiO2/GaN MOS structures by forming gas annealing and its suppression by controlling Ga-oxide interlayer growth
CN207852645U (zh) 一种半导体晶体管结构
CN108597992A (zh) 具有精细图形的半导体结构的制备方法
CN106876325A (zh) 互连结构及其形成方法
CN110473768A (zh) 氮化硅薄膜的制备方法
CN104851835B (zh) 金属互连结构及其形成方法
KR102263508B1 (ko) 선택적 증착법을 이용한 적층가능한 기판의 결합방법
CN101962758B (zh) 一种在锗衬底上低温原子层沉积Hf基栅介质薄膜的方法
CN110246737A (zh) 一种半导体晶圆结构的刻蚀方法
CN102024786A (zh) 用于互连工艺中的半导体器件及其制造方法
CN105742363B (zh) 射频开关器件及其形成方法
US8900665B2 (en) Method of forming hardmask layer with alternating nanolayers
CN105336593B (zh) 栅极的制作方法及存储器的制作方法
CN113517287B (zh) 一种半导体结构及其制备方法
Han et al. Atomic layer deposition of high quality HfO2 using in-situ formed hydrophilic oxide as an interfacial layer
US9028918B2 (en) Forming a hardmask capping layer
Jia et al. Effect of PECVD SiNx/SiOyNx–Si interface property on surface passivation of silicon wafer
CN111261513B (zh) 半导体结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20191119

RJ01 Rejection of invention patent application after publication