CN110459464A - 一种厚膜氮化硅的区域挖槽制备方法 - Google Patents
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Abstract
本发明提供一种厚膜氮化硅的区域挖槽制备方法，包括：在半导体衬底上沿半导体衬底的厚度方向形成下包层；光刻与刻蚀下包层，在下包层内形成多个芯层区域槽；在多个芯层区域槽内和下包层上沉积芯层材料，形成第一芯层，第一芯层的厚度小于预设波导器件区域的厚度；以下包层的上表面为终止层，采用表面平坦化工艺去除多余的第一芯层；重复上述步骤直到多个芯层区域槽内形成的芯层的厚度达到预设波导器件区域的厚度为止；对多个芯层分别进行刻蚀，在每个芯层内形成预设波导器件结构；在预设波导器件结构和下包层上形成上包层。该发明解决了因薄膜太厚而产生的高应力问题，利于实现芯片的高度集成，可以在大晶圆上实现更厚的薄膜生长。
Description
技术领域
本发明涉及集成光学技术领域，具体涉及一种厚膜氮化硅的区域挖槽制备方法。
背景技术
目前，氮化硅薄膜生长制备方法主要有低压化学气相沉积（LPCVD）和等离子体化学气相沉积（PECVD）等。采用PECVD能够实现较厚的薄膜沉积，但薄膜中杂质较多，致密性差，以其制备的波导传输损耗高。而采用LPCVD沉积的氮化硅薄膜质量好，其波导损耗低，但存在高应力问题，尤其当薄膜厚度大于300纳米后，很难实现大面积生长，薄膜会出现大量裂纹，无法实现高性能器件的制备。现有生产工艺中，通过在二氧化硅上直接形成所需的波导，但是对于厚膜氮化硅生长的高应力问题没有很好的解决，同时不利于芯片的高度集成。
发明内容
为了克服现有技术中厚膜氮化硅生长时出现高应力问题，进而提供一种厚膜氮化硅的区域挖槽制备方法，可以解决因薄膜太厚而产生的高应力问题，从而满足不同的设计需要。
本发明提供一种厚膜氮化硅的区域挖槽制备方法，包括：
S1、在半导体衬底上沿半导体衬底的厚度方向形成下包层；
S2、光刻与刻蚀下包层，在下包层内形成多个芯层区域槽；
S3、在多个芯层区域槽内和下包层上沉积芯层材料，形成第一芯层，第一芯层的厚度小于预设波导器件区域的厚度；
S4、以下包层的上表面为终止层，采用表面平坦化工艺去除多余的第一芯层；
S5、重复S3、S4直到多个芯层区域槽内形成的芯层的厚度达到预设波导器件区域的厚度为止；
S6、对多个芯层分别进行刻蚀，在每个芯层内形成预设波导器件结构；
S7、在预设波导器件结构和下包层上形成上包层。
进一步地，半导体衬底包括硅衬底或石英衬底中的任意一种。
进一步地，下包层的材料为折射率低于1.7且高于1的固态包层材料。
进一步地，下包层采用热氧化和/或化学气相沉积工艺制备。
进一步地，预设波导器件区域的厚度为350纳米至1000纳米。
进一步地，芯层材料为氮化硅或氮氧化硅中的任意一种。
进一步地，第一芯层的厚度为50纳米至300纳米。
进一步地，对多个芯层采用干法刻蚀形成预设波导器件结构。
进一步地，表面平坦化工艺包括化学机械抛光。
进一步地，步骤S7中，上包层采用化学气相沉积工艺沉积折射率低于1.7且高于1的固态包层材料。
本发明相对于现有技术，具有以下有益效果：
本发明通过在下包层内形成多个芯层区域槽，即形成多个预设波导器件区域，对形成的多个芯层分别进行刻蚀，在每个芯层内形成预设波导器件结构，通过新颖的区域挖槽方法，解决因薄膜太厚而产生的高应力问题；此外，本发明相比于现有技术中直接挖槽法得到的预设波导器件结构，通过在预设波导器件结构和下包层上形成上包层，可以避免预设波导器件结构和上包层界面的不平整性。同时有利于实现芯片的高度集成，相比于现有技术中直接生长得到的氮化硅，可以在大晶圆上实现更厚的薄膜生长。
附图说明
图1是本发明实施例一种厚膜氮化硅的区域挖槽制备方法流程示意图；
图2（1）至图2（7）为本发明实施例提供的一种厚膜氮化硅的区域挖槽制备方法制程对应的剖面结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本实施方式中一种厚膜氮化硅的区域挖槽制备方法，如图1所示，包括：
S1、在半导体衬底上沿半导体衬底的厚度方向形成下包层；
在上述方案基础上，进一步地，在本实施方式中半导体衬底为硅衬底，在其他实施方式中，半导体衬底还可以为石英衬底。
在上述方案基础上，进一步地，下包层采用热氧化和/或化学气相沉积工艺沉积形成，在其他实施方式中，下包层还可以采用物理气相沉积工艺形成。下包层材料包括折射率低于1.7且高于1的固态包层材料，优选为二氧化硅。
S2、光刻与刻蚀下包层，在下包层内形成多个芯层区域槽；
S3、在多个芯层区域槽内和下包层上沉积芯层材料，形成第一芯层，第一芯层的厚度小于预设波导器件区域的厚度；
在一些实施例中，通过各种沉积技术中的任意一种，包括低压化学气相沉积（LPCVD）、大气压化学气相沉积（APCVD）、等离子体增强化学气相沉积（PECVD）、物理气相沉积（PVD）、溅射和其他合适的沉积技术来形成第一芯层。
在上述方案基础上，进一步地，芯层材料包括氮化硅。在其他实施方式中，芯层材料还可以是氮氧化硅。
在上述方案基础上，进一步地，预设波导器件区域的厚度为350纳米至1000纳米。由于第一芯层的厚度小于预设波导器件区域的厚度，第一芯层的厚度为50纳米至300纳米。
S4、以下包层的上表面为终止层，采用表面平坦化工艺去除多余的第一芯层；
在上述方案基础上，进一步地，表面平坦化工艺具体采用化学机械抛光（CMP）。
S5、重复S3、S4直到多个芯层区域槽内形成的芯层的厚度达到预设波导器件区域的厚度为止；
其中，在一些实施例中，继续沉积芯层材料采用各种沉积技术中的任意一种，包括低压化学气相沉积（LPCVD）、大气压化学气相沉积（APCVD）、等离子体增强化学气相沉积（PECVD）、物理气相沉积（PVD）、溅射和其他合适的沉积技术来形成芯层。
S6、对多个芯层分别进行刻蚀，在每个芯层内形成预设波导器件结构；
在上述方案基础上，进一步地，对多个芯层进行刻蚀时，采用干法刻蚀形成预设波导器件结构。
S7、在预设波导器件结构和下包层上形成上包层。
在上述方案基础上，进一步地，本步骤中的上包层采用化学气相沉积工艺沉积折射率低于1.7且高于1的固态包层材料。
在上述实施例的基础上，上包层材料与下包层材料选择一致，可以选择为二氧化硅。在一些实施例中，也可采用其它折射率低于1.7且高于1的固态包层材料。
下面通过实施例对该申请的技术方案进行详细说明。
S1、在半导体衬底上沿半导体衬底的厚度方向形成下包层；
如图2（1）所示，本领域技术人员可以采用热氧化和/或化学气相沉积工艺沉积形成下包层201，其中下包层201的材料可以是折射率低于1.7且高于1的固态包层材料，本实施例中下包层201采用的材料优选为二氧化硅，半导体衬底200的材料可以是硅衬底或石英衬底，本实施例中半导体衬底200采用的材料优选为硅衬底。
S2、光刻与刻蚀下包层，在下包层内形成多个芯层区域槽；
优选地，形成的芯层区域槽的厚度与预设波导器件区域的厚度相同。
如图2（2）和图2（3）所示，光刻与刻蚀下包层201，具体如下：在下包层201上依次通过涂光刻胶202、曝光、显影、刻蚀、干法去胶工艺，形成多个芯层区域槽203。形成多个芯层区域槽203的刻蚀方法具体可以为干法刻蚀，采用普通电感耦合等离子体（ICP）刻蚀机刻蚀。
如图2（3）所示，形成的芯层区域槽203的厚度与预设波导器件区域的厚度相同，可以为350纳米至1000纳米中的任意数值。具体地，预设波导器件区域的厚度可以根据具体需要设置，优选为400纳米至900纳米，最优选为500纳米至700纳米。例如可以为350纳米、400纳米、500纳米、700纳米、900纳米或1000纳米中的任意一种，本实施例中优选为400纳米，由于预设波导器件区域是在下包层201上形成的，所以下包层201的厚度大于预设波导器件区域的厚度，例如可以为2400纳米。
S3、在多个芯层区域槽内和下包层上沉积芯层材料，形成第一芯层，第一芯层的厚度小于预设波导器件区域的厚度；
如图2（4）所示，在芯层区域槽203内和下包层201上沉积芯层材料，芯层材料包括氮化硅或氮氧化硅，本实施例中优选使用氮化硅作为芯层材料，芯层材料一部分沉积在芯层区域槽203内，一部分沉积在下包层201上，采用低压化学气相沉积（LPCVD）工艺向芯层区域槽203内填充氮化硅形成第一芯层204，其中形成的第一芯层204厚度可以为50纳米至300纳米，优选第一芯层204厚度为100至200纳米，最优选第一芯层204厚度为100至150纳米，本实施例中第一芯层204厚度为100纳米，小于预设波导器件区域厚度400纳米。
S4、以下包层的上表面为终止层，采用表面平坦化工艺去除多余的第一芯层；
图2（5）所示，通过表面平坦化工艺磨平，去除下包层201上多余的氮化硅，如在芯层区域槽203内形成最终的第一芯层204。本实施例中，表面平坦化工艺具体为化学机械抛光（CMP）方法进行磨平处理。
S5、重复S3、S4直到多个芯层区域槽内形成的芯层的厚度达到所述预设波导器件区域的厚度为止；
如图2（6）所示，在芯层区域槽203内多次沉积氮化硅，并通过化学机械抛光（CMP）去除多余的氮化硅，直到最后形成的芯层205的厚度达到预设波导器件区域的厚度400纳米为止。
S6、对多个芯层分别进行刻蚀，在每个芯层内形成预设波导器件结构；
如图2（6）和图2（7）所示，对芯层205进行干法刻蚀，形成多个预设波导器件结构206。
S7、在预设波导器件结构和下包层上形成上包层。
如图2（7）所示，最后在形成的预设波导器件结构206上沉积折射率低于1.7且高于1的固态包层材料形成上包层，在本实施例中具体采用二氧化硅，通过在预设波导器件结构206上沉积二氧化硅形成上包层，与下包层201共同形成包层结构207，上包层的沉积工艺条件与下包层201的沉积方法相同，在此不再赘述。
以上为本申请实施例提供的一种厚膜氮化硅的区域挖槽制备方法，该发明通过新颖的区域挖槽方法，解决了因薄膜太厚而产生的高应力问题，利于实现芯片的高度集成，可以在大晶圆上实现更厚的薄膜生长。
上面的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的构思和范围进行限定。在不脱离本发明设计构思的前提下，本领域普通人员对本发明的技术方案做出的各种变型和改进，均应落入到本发明的保护范围，本发明请求保护的技术内容，已经全部记载在权利要求书中。
Claims (10)
1.一种厚膜氮化硅的区域挖槽制备方法，其特征在于，包括：
S1、在半导体衬底上沿所述半导体衬底的厚度方向形成下包层；
S2、光刻与刻蚀所述下包层，在所述下包层内形成多个芯层区域槽；
S3、在多个所述芯层区域槽内和所述下包层上沉积芯层材料，形成第一芯层，所述第一芯层的厚度小于预设波导器件区域的厚度；
S4、以所述下包层的上表面为终止层，采用表面平坦化工艺去除多余的所述第一芯层；
S5、重复S3、S4直到多个所述芯层区域槽内形成的芯层的厚度达到所述预设波导器件区域的厚度为止；
S6、对多个所述芯层分别进行刻蚀，在每个芯层内形成预设波导器件结构；
S7、在所述预设波导器件结构和所述下包层上形成上包层。
2.根据权利要求1所述的厚膜氮化硅的区域挖槽制备方法，其特征在于，所述半导体衬底包括硅衬底或石英衬底中的任意一种。
3.根据权利要求1所述的厚膜氮化硅的区域挖槽制备方法，其特征在于，所述下包层的材料为折射率低于1.7且高于1的固态包层材料。
4.根据权利要求3所述的厚膜氮化硅的区域挖槽制备方法，其特征在于，所述下包层采用热氧化和/或化学气相沉积工艺制备。
5.根据权利要求1所述的厚膜氮化硅的区域挖槽制备方法，其特征在于，所述预设波导器件区域的厚度为350纳米至1000纳米。
6.根据权利要求1所述的厚膜氮化硅的区域挖槽制备方法，其特征在于，所述芯层材料为氮化硅或氮氧化硅中的任意一种。
7.根据权利要求1所述的厚膜氮化硅的区域挖槽制备方法，其特征在于，所述第一芯层的厚度为50纳米至300纳米。
8.根据权利要求1所述的厚膜氮化硅的区域挖槽制备方法，其特征在于，对多个所述芯层采用干法刻蚀形成所述预设波导器件结构。
9.根据权利要求1所述的厚膜氮化硅的区域挖槽制备方法，其特征在于，所述表面平坦化工艺包括化学机械抛光。
10.根据权利要求1所述的厚膜氮化硅的区域挖槽制备方法，其特征在于，所述步骤S7中，所述上包层采用化学气相沉积工艺沉积折射率低于1.7且高于1的固态包层材料。
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