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CN110383420A - 集成在工程化衬底上的rf器件 - Google Patents

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CN110383420A
CN110383420A CN201880012918.4A CN201880012918A CN110383420A CN 110383420 A CN110383420 A CN 110383420A CN 201880012918 A CN201880012918 A CN 201880012918A CN 110383420 A CN110383420 A CN 110383420A
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杰姆·巴斯切里
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Clomis Co Ltd
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Abstract

一种用于RF器件的衬底，包括多晶陶瓷芯和夹层结构。所述夹层结构包括：耦合至所述多晶陶瓷芯的第一氧化硅层、耦合至所述第一氧化硅层的多晶硅层、耦合至所述多晶硅层的第二氧化硅层、耦合至所述第二氧化硅层的阻挡层、耦合至所述阻挡层的第三氧化硅层以及耦合至所述第三氧化硅层的实质单晶硅层。

Description

集成在工程化衬底上的RF器件
相关申请的交叉引用
本申请要求申请号为62/461,722、提交于2017年2月21日的美国临时专利申请以及申请号为15/891,205、提交于2018年2月7日的美国非临时专利申请的权益，这两件申请的内容通过引用的方式并入本文。
背景技术
高频、高性能射频(radio frequency，RF)集成器件，如高频晶体管或高电子迁移率晶体管(high-electron-mobility transisto，HEMT)，可以使用化合物半导体来制造。例如，为了制造RF器件，可以通过异质外延(heteroepitaxial，epi)生长工艺来形成外延层(例如氮化镓(GaN))，该异质外延生长工艺涉及在具有与沉积的GaN不同的晶格结构(或晶格常数)的半导体载流子衬底(例如硅、碳化硅(SiC)、蓝宝石或其他衬底)上沉积GaN。GaN与载流子衬底之间的晶格失配可能会产生缺陷、位错和应变，从而对器件的产量和性能产生不利的影响。此外，GaN层和载流子衬底可能具有不同的热膨胀系数(coefficients ofthermal expansion，CTE)。热处理(如GaN外延生长)会使GaN开裂、分层或者弯曲，在某些情况下还会破坏载流子衬底。所述不同的CTE将会限制衬底晶片的尺寸、限制规模并妨碍RF器件和解决方案的整体制造成本的降低。
发明内容
本发明大体上涉及包括有可以在工程化衬底上制造的化合物半导体的RF器件。更具体的，本发明涉及用于制造在RF衬底上集成有共面波导的RF器件的方法和系统，所述RF衬底包括多晶芯上的夹层结构。仅仅通过示例的方式，本发明已应用于这样的方法和系统，该方法和系统用于：提供包括有在夹层结构中的嵌入的金属层的RF衬底；在所述RF衬底上形成外延GaN层；并且形成穿过所述外延GaN层以与所述嵌入的金属层相接触的一个或多个过孔(vias)。所述方法和技术可以应用至各种半导体工艺操作中。
根据本发明的一些实施例，用于所述RF器件的衬底可以包括多晶陶瓷芯和夹层结构。所述夹层结构可以包括：耦合至所述多晶陶瓷芯的第一氧化硅层、耦合至所述第一氧化硅层的多晶硅层、耦合至所述多晶硅层的第二氧化硅层、耦合至所述第二氧化硅层的阻挡层、耦合至所述阻挡层的第三氧化硅层以及耦合至所述第三氧化硅层的实质单晶硅层。
根据本发明的一些其他的实施例，一种RF器件可以包括多晶陶瓷芯和夹层结构。所述夹层结构可以包括：耦合至所述多晶陶瓷芯的第一氧化硅层、耦合至所述第一氧化硅层的多晶硅层、耦合至所述多晶硅层的第二氧化硅层、耦合至所述第二氧化硅层的第一氮化硅层、耦合至所述第一氮化硅层的金属层、耦合至所述金属层的第二氮化硅层、耦合至所述第二氮化硅层的第三氧化硅层以及耦合至所述第三氧化硅层的实质单晶硅层。所述RF器件还可以包括：耦合至所述实质单晶硅层的外延氮化镓(GaN)层、耦合至所述外延GaN层的二维电子气体(2DEG)诱导层以及场效应晶体管(FET)。所述FET可以包括：耦合至所述2DEG诱导层的第一区域的漏极、耦合至所述2DEG诱导层的第二区域的源极、耦合至所述2DEG诱导层的第三区域的栅极电介质层以及耦合至所述栅极电介质层的栅极。所述RF器件还可以包括：穿过所述外延GaN层和所述2DEG诱导层的第一过孔。所述第一过孔将所述源极耦合至所述夹层结构的金属层，其中，所述金属层被连接到地。
根据本发明的一些其他的实施例，一种制造RF器件的方法可以包括：提供多晶陶瓷芯并且形成耦合至所述多晶陶瓷芯的夹层结构。所述夹层结构可以包括：耦合至所述多晶陶瓷芯的第一氧化硅层、耦合至所述第一氧化硅层的多晶硅层、耦合至所述多晶硅层的第二氧化硅层、耦合至所述第二氧化硅层的阻挡层、耦合至所述阻挡层的第三氧化硅层以及耦合至所述第三氧化硅层的实质单晶硅层。所述方法还可以包括：生长耦合至所述实质单晶硅层的外延GaN层、生长耦合至所述外延GaN层的二维电子气体(2DEG)诱导层、以及形成场效应晶体管(FET)。所述FET可以包括：耦合至所述2DEG诱导层的第一区域的漏极、耦合至所述2DEG诱导层的第二区域的源极、耦合至所述2DEG诱导层的第三区域的栅极电介质层以及耦合至所述栅极电介质层的栅极。
与传统技术相比，本发明可以获得许多优点。例如，本发明的实施例提供了用于在RF衬底上制造能够以高频率工作的集成有共面波导的RF器件的系统和方法。此外，本发明的实施例提供了RF器件结构，其可以减少所述RF器件中的层的热阻以及减少从所述RF器件的端子到地之间的电感和/或阻抗，这样可以实现高频率工作。
结合下文和附图更详细地描述本发明的这些和其它实施例及其许多优点和特征。
附图说明
图1为示出了根据本发明的实施例的工程化衬底结构的简化的示意图。
图2为根据本发明的实施例的形成在工程化衬底上的射频(RF)集成电路的截面图。
图3A为根据本发明的另一实施例的工程化衬底上的RF集成电路的截面图。
图3B为根据本发明的一些实施例的RF衬底的截面图。
图4为根据本发明的实施例的形成在具有背侧过孔和背侧金属层的工程化衬底上的RF集成电路的截面图。
图5为根据本发明的一些实施例的图4中示出的RF集成电路的平面图。
图6为根据本发明的实施例的形成在具有背侧接地面的工程化衬底上的RF集成电路的截面图。
图7为根据本发明的一些实施例的图6中示出的RF集成电路的平面图。
图8为根据本发明的进一步的实施例的RF集成电路的截面图。
图9示出了根据本发明的一些实施例的形成RF集成电路的方法的简化的流程图。
具体实施方式
本发明大体上涉及一种使用了工程化衬底的基于化合物半导体的射频(RF)集成电路。更具体的，本发明涉及使用了工程化衬底和多组外延层的高性能、高密度和低成本的RF集成电路，例如氮化镓(GaN)集成电路，其中，所述工程化衬底的热膨胀系数(CTE)与所述外延层的CTE实质上匹配。所述方法和技术可以应用至各种半导体工艺操作中。应当注意的是虽然在下面描述的一些实施例中使用GaN RF集成电路作为示例，但是也可以利用本文所描述的方法和技术来制造其他基于化合物半导体的RF集成电路。
图1为示出了根据本发明的实施例的工程化衬底100的简化的示意图。图1中示出的工程化衬底100适用于各种电子和光学应用。所述工程化衬底100包括芯110，芯可以具有与将要在工程化衬底100上生长的外延材料的热膨胀系数(CET)实质上匹配的CET。所述外延材料130被示出为可选的，因为其并不需要作为工程化衬底100的组成部分，但是会通常地生长在工程化衬底100上。
对于包括有基于氮化镓(GaN)的材料(包括基于GaN的层的外延层)的生长的应用，芯110可以为多晶陶瓷材料，例如，多晶氮化铝(AlN)，其可以包括粘结剂，例如氧化钇。其他材料也可以用作芯110，这些材料包括有：多晶氮化镓(GaN)、多晶氮化铝镓(AlGaN))、多晶碳化硅(SiC)、多晶氧化锌(ZnO)、多晶三氧化二镓(Ga2O3)等。芯110的厚度可以大约为100μm至1500μm，例如，为750μm。
芯110可以被封装在第一粘附层112中，该粘附层112可以被称为壳或者封装壳。在一个实施例中，第一粘附层112包括厚度大约为的正硅酸乙酯(TEOS)氧化层。在其他的实施例中，第一粘附层112的厚度是变化的，例如在到的范围内变化。虽然在一些实施例中可以使用TEOS氧化物作为粘附层，但是根据本发明的其他实施例，也可以使用在之后沉积的层与下面的层或材料(例如，陶瓷，特别是，多晶陶瓷)之间提供粘附的其他材料。例如，二氧化硅(SiO2)或者其他的硅氧化物(SixOy)可以良好地粘附至陶瓷材料并且可以提供用于后续沉积(例如，导电材料的沉积)的合适的表面。在一些实施例中，一些实施例中的第一粘附层112完全地包围芯110，以形成完全封装的芯并且可以利用LPCVD工艺或者利用可以与半导体工艺相兼容(并且特别地与多晶硅或者复合衬底和层相兼容)的其他合适的沉积工艺来形成。在一些实施例中，第一粘附层112可以形成在芯110的一侧上。第一粘附层112提供这样的表面：随后的层粘附在该表面上，以形成工程化衬底结构的组成部分。
根据本发明的实施例，除了使用LPCVD工艺、在剥离/电介质上进行旋涂、基于熔炉的工艺等来形成封装的粘附层，也可以使用包括有CVD(chemical vapor deposition，化学汽相沉积)工艺或者类似的沉积工艺的其他半导体工艺。作为示例，可以使用涂覆芯的一部分的沉积过程，所述芯可以被翻转，并且可以重复所述沉积过程，以涂覆芯的其他部分。因此，虽然在一些实施例中使用LPCVD技术来提供完全封装的结构，但是也可以根据特定的应用使用其他膜形成技术。
导电层114形成在第一粘附层112上。在一个实施例中，由于多晶硅表现出对于陶瓷材料的粘附性不佳，导电层114是围绕粘附层112形成的多晶硅(polysilicon)(即，多晶硅(polycrystalline silicon))的壳。在导电层114是多晶硅的实施例中，多晶硅层的厚度可以大约为至例如为在一些实施例中，所述多晶硅层可以形成为壳以完全地包围第一粘附层112(例如，TEOS氧化层)，从而形成了完全封装的粘附层，并且可以利用LPCVD工艺来形成该粘附层。在其他的实施例中，导电材料可以形成在粘附层的一部分上，例如，形成在衬底结构的上半部分。在一些实施例中，所述导电材料可以形成为完全封装的层，并且可以随后从衬底结构的一侧被移除。
在一个实施例中，导电层114可以为被掺杂以提供高导电材料的多晶硅层。例如，可以利用硼来掺杂导电层114以提供P型多晶硅层。在一些实施例中，硼的掺杂在1×1019cm-3到1×1020cm-3的水平，以提供高导电性。可以使用不同的掺杂剂浓度的其他掺杂剂(例如，掺杂剂浓度在1×1016cm-3到5×1018cm-3的磷、砷、铋等)来提供适用于在导电层中使用的N型或P型半导体材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在将工程化衬底100静电吸附到半导体处理工具(例如具有静电吸盘(ESC或e-吸盘(chuck)的工具)期间，所述导电层114的存在是有用的。导电层114可以实现在半导体处理工具中进行处理之后的快速去吸附。在本发明的实施例中，导电层114能够在将来的处理过程(包括键合)期间与吸盘或者耦合至电子吸盘的电容电接触。因此，本发明的实施例提供了一种可以用传统的硅晶片所使用的方式来进行处理的衬底结构。本领域普通技术人员可以意识到多种变化、修改和替换。另外，使具有高导热率的衬底结构与ESD吸盘结合可以为随后工程化层和外延层的形成以及随后的器件制造步骤提供更好的沉积条件。例如，它可以提供所需的热分布，该热分布通过随后层的形成可以获得较小的应力、更均匀的沉积厚度、以及更好的化学计量控制。
第二粘附层116(例如，厚度为大约的TEOS氧化层)形成在导电层114上。在一些实施例中，第二粘附层116完全包围导电层114，以形成完全封装的结构并且可以使用LPCVD工艺、CVD工艺或者包括旋涂电介质的沉积的任何其它合适的沉积工艺来形成第二粘附层116。
阻挡层118，例如，氮化硅层，形成在第二粘附层116上。在一个实施例中，阻挡层118为厚度大约为至的氮化硅层。在一些实施例中，阻挡层118完全包围第二粘附层，以形成完全封装的结构，并且可以利用LPCVD工艺来形成该阻挡层118。除了氮化硅层，也可以使用非晶态材料(包括碳氮化硅(SiCN)、氮氧化硅(SiON)、氮化铝(AlN)、碳化硅(SiC)等)来作为阻挡层。在一些实施例中，阻挡层118包括被构建以形成阻挡层118的多个子层。因此，术语“阻挡层”并不旨在意为单层或者单一材料，而是涵盖以复合方式分层的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
在一些实施例中，阻挡层118(例如氮化硅层)防止(例如在在高温(例如，1000℃)外延生长过程期间)存在于芯中的元素(例如，钇(元素)、氧化钇(yttrium oxide，即氧化钇(yttria))、氧、金属杂质、其它痕量元素等)扩散和/或放气进入可能存在工程化衬底的半导体处理室的环境中。通过使用在本文描述的封装层，可以在半导体工艺流和洁净的室环境中使用陶瓷材料，所述陶瓷材料包括被设计用于非洁净的室环境的多晶氮化铝。
在一些实施例中，用于形成芯的陶瓷材料可以在1800℃的范围内进行烧制。可以期望的是，该过程可以驱除陶瓷材料中存在的大量的杂质。这些杂质可以包括钇(这是由于使用钇作为烧结剂而导致的)、钙以及其他元素和化合物。随后，在可以于800℃至1100℃范围内的更低的温度下进行的外延生长过程期间，原本会预料这些杂质的后续扩散将是微不足道的。然而，与传统预期相反，即使在温度远低于陶瓷材料的烧制温度的外延生长过程期间，也将存在元素通过工程化衬底的层的显著扩散。因此，本发明的实施例将阻挡层集成到工程化衬底结构中以防止这种不希望的扩散。
因此，本发明的实施例集成有氮化硅层，以防止背景元素扩散从多晶陶瓷材料(例如AlN)向外扩散到工程化层和外延层(例如可选的GaN层130)中。封装下面的层和材料的氮化硅层118提供了所需的阻挡层的功能性。将氮化硅层118集成到工程化衬底结构中，防止了在退火工艺过程期间钙、钇和铝扩散到工程化层中，而如果不存在氮化硅层时则会发生所述扩散。因此，使用氮化硅层118可以防止这些元素扩散穿过该扩散阻挡，并因此防止它们释放到工程化衬底周围的环境中。类似地，包含在大量的陶瓷材料中的任何其他杂质将被该阻挡层保留。
键合层120(例如，氧化硅层)可以沉积在阻挡层118的一部分(例如阻挡层118的顶表面)上，并且随后在键合实质单晶层122(例如，剥离硅(111)层的单晶硅层)期间使用。在一些实施例中，键合层120的厚度可以为大约1.5μm。在一些实施例中，键合层120的厚度为20nm或更厚，用于键合诱导的空洞迁移。在一些实施例中，键合层120的厚度在0.75μm至1.5μm的范围。
键合层120可以通过沉积厚的(例如，2μm至5μm厚)氧化层、随后利用化学机械抛光(CMP)工艺将氧化物的厚度减薄到大约1.5μm或更薄来形成。厚的初始氧化物用于平滑支撑结构上存在的表面特征，这些表面特征将在制造多晶芯之后遗留并且在形成图1所示的封装层时继续存在。所述CMP过程提供了不具有空洞的实质上平坦的表面，其可以在晶片转移过程期间使用，以将单晶硅层122键合至键合层120。
实质单晶层122(例如，剥离硅(111))适合在用于形成外延材料的外延生长过程期间用作生长层。在一些实施例中，外延材料可以包括厚度为2μm至10μm的GaN层，其可以用作光电、RF和功率器件中使用的多个层中的一个层。在一个实施例中，实质单晶层122包括利用层转移工艺粘附到键合层的单晶硅层。
可以利用硅晶片来执行所述层转移工艺。硅晶片可以被植入若干元素以在硅内部形成损伤界面，该损伤界面可有助于形成用于附接至键合层120的单晶层122。例如，在连接在一起的硅晶片和键合层120上施加压力可以将硅晶片原子地键合到键合层120上。
在键合过程之后，剥离过程可激活硅晶片内部的损伤界面，并使单晶层122中的植入的元素膨胀，从而将硅晶片的顶部从具有工程化层的陶瓷晶片110中分离出来。与键合层120键合的剩余的单晶层122可以相对较薄，例如小于约5微米，因此可能不会对工程化衬底100的CTE有显著的贡献。因此工程化衬底100的CTE主要由陶瓷芯110的CTE决定。
除硅以外的材料可用于构建单晶薄键合层。这些单晶材料可包括SiC、GaN、AlGaN、AlN、ZnO、蓝宝石等。
GaN外延层130(其也可以被称为外延层)可以通过外延生长多个层或子层来形成，以在工程化衬底110的顶部上形成外延结构。如在本文所使用的，术语“层”应理解为包括包含相同或不同材料的多个层或子层的结构。在一些实施例中，缓冲层可以形成在键合层120上，并且GaN外延层130(外延层)可以形成在缓冲层的顶部上。陶瓷晶片110与GaN外延层130的CTE可以在较宽的温度范围(例如，大约25℃至大约1200℃)内实质上匹配，例如彼此在大约0.1％、0.5％、1％、2％、5％或10％的范围内匹配。这种CTE匹配可以在更大的陶瓷晶片110上形成更高质量的外延层，而不会开裂或翘曲。例如，GaN外延层130可以形成在6英寸、8英寸、12英寸或更大的工程化衬底100上。使用较大的晶片将会增加每片晶片的器件计数，从而产生更廉价的GaN器件。
CTE匹配也可以使在工程化衬底110的顶部上形成显著更厚的GaN外延层130(例如，数十或数百微米)。化合物外延层可以降低GaN外延层130和单晶层122之间的晶格结构的总体的位错密度。此外，更多的外延层可用于为更宽的GaN器件阵列制造更复杂的电路。
与工程化衬底结构相关的额外的描述被提供在申请号为15/621,335、提交于2017年6月13日的美国专利申请以及申请号为15/621,235、提交于2017年6月13日的美国专利申请中，这些申请的内容通过引用的方式结合于此，用于所有目的。
图2为示出了根据本发明的实施例的形成在RF衬底215上的RF集成电路200的截面示意图。RF集成电路200包括具有多晶陶瓷材料(例如，多晶氮化铝(AlN))的多晶芯210。在一些实施例中，多晶芯210可以被减薄，以减少多晶陶瓷芯的热阻。例如，多晶芯210可以被减薄至具有小于约100μm、小于约50μm、小于约25μm或更薄的厚度。夹层结构220可以形成在多晶陶瓷芯210上。夹层结构220可以包括：第一粘附层(例如，图1中的第一粘附层112，诸如TEOS或氧化硅层)、导电层(例如导电层114，诸如多晶硅层)、第二粘附层(例如，第二粘附层116，诸如TEOS或氧化硅层)、和阻挡层(例如，阻挡层118，诸如氮化硅层)。夹层结构220还可包括键合层(例如，键合层120，诸如氧化硅层)和实质单晶层(例如，单晶层122，诸如单晶硅层)。多晶芯210和夹层结构220的组合在本文中可以被称为RF衬底215。如参照图1所讨论的，夹层结构220中的一个或多个层(例如，第一粘附层、导电层、第二粘附层和阻挡层)可以封装多晶芯210。
RF集成电路200可以包括一个或多个外延层230(例如一个或多个GaN层)和二维电子气体(two-dimensional electron gas，2DEG)诱导层240。一个或多个外延GaN层230可以形成高压阻挡结构，该高压阻挡结在该结构的表面处具有均匀电场，其允许该结构阻挡接近该器件的理论极限的电压。该极限可以由半导体材料的临界场以及在它们之间具有高电压电位的两个端子之间的间隔距离来限定。GaN阻挡结构还可以保持所述结构内的RF能量。2DEG可以由压电效应(应力)、带隙差异(bandgap differential)和极化电荷的组合诱导。2DEG诱导层240可包括AlGaN、AlN或其他材料中的一种或多种。在一些实施例中，2DEG诱导层240可以包括两个紧密间隔的异质结(heterojunction)界面，以将电子限制在矩形量子阱中。
RF集成电路200还可以包括形成在2DEG诱导层240上的一个或多个晶体管。
所述晶体管可以包括场效应晶体管(field-effect transistor，FET)，该场效应晶体管包括源极250、栅极260和漏极270。源极250和漏极270可以被耦合至2DEG诱导层240。栅极260可以是通过栅极电介质280与2DEG诱导层240隔离的多场板栅极。所述晶体管可以由层间电介质(interlayer dielectric)290封装。
RF集成电路200还可以包括形成在外延层230上的共面波导(图2中未示出)。具有共面波导的RF集成电路200可以在高频下工作，并且相对容易制造。如上面所描述的，衬底与外延层之间的CTE匹配使得能够实现缺陷密度极低的器件层、在顺应的模板材料上生长更大厚度范围的能力以及改进的热性能。
在各个实施方案中，在夹层结构220中的一个或多个层可以被减薄以减少RF衬底215的热阻。在一些实施例中，在阻挡层与导电层之间的键合层或者粘附层中的至少一个可以被完全移除(即，厚度为零)。表1示出了根据各个实施例的RF衬底215中的各个层的一些示例性的厚度。第一列示出了具有相对厚的氧化硅层的RF衬底215中的各个层的厚度。第二列示出了具有相对薄的氧化硅层的RF衬底215中的各个层的厚度。第三列示出了不具有氧化硅层(无)的RF衬底215中的各个层的厚度。表2示出了表1中所示出的具有三种类型的夹层结构220的跨越RF衬底215的示例性的温度差(ΔT)。如表1和表2所示，减薄的SiO2层可以显著地减少RF衬底的热阻，并因此减少RF衬底215中的温度梯度。
表1.RF衬底中的各个层的示例厚度
表2.RF衬底中的近似的ΔT(K)
单指(1W/mm) 10μm周期指(1W/mm/指)
厚氧化层 23 153
薄氧化层 15 63
无 ～11 ～40
根据一些其他的实施例，除了完全移除氧化硅层(无，如表1中的第三列所示)，也可以完全移除导电层(例如，Si)。这种RF衬底215可以将夹层结构220中的RF能量的吸收最小化，同时保持与仅移除氧化硅层的RF衬底215所呈现的温度分布类似的或比其更好的温度分布。
在诸如HEMT的器件中，可以使用场板来控制电场分布，以减小电场的峰值。然而，场极板可能会增加端子之间的寄生电容。因此，在大的RF器件中，可以在顶侧的金属化上使用气桥(air-bridge)，以降低诸如栅极、源极和漏极等导体之间的寄生电容。所述气桥可以从电极焊盘区域延伸到RF期间的各个部件。气桥可以由电沉积或电镀技术(如镀金(Au))涂覆的导电材料来形成。
图3A为根据本发明的实施例的包括有形成在RF衬底315上的接地的共面波导的RF集成电路300的截面图。类似于RF集成电路200，RF集成电路300可以包括具有多晶陶瓷材料(例如，多晶氮化铝(AlN))的多晶芯310。在一些实施例中，多晶芯310可以被减薄，以减少多晶芯310的热阻。例如，多晶芯310可以被减薄至具有小于约100μm、小于约50μm、小于约25μm或更小的厚度。夹层结构320可以形成在多晶芯310上。夹层结构320和多晶芯310可以共同地形成RF衬底315。夹层结构320可以包括：第一粘附层(例如，TEOS或氧化硅层)、导电层(例如，多晶硅层)、第二粘附层(例如，TEOS或氧化硅层)、阻挡层(例如，氮化硅层)。夹层结构320还可以包括键合层(例如，氧化硅层)和实质单晶层(例如，单晶硅层)。如参照图1所讨论的，夹层结构320中的一个或多个层(例如，第一粘附层、导电层、第二粘附层和阻挡层)可以封装多晶芯310。
类似于RF集成电路200，RF集成电路300可以包括一个或多个外延层330(例如一个或多个GaN层)和二维电子气体(2DEG)诱导层340。RF集成电路300还可以包括形成在2DEG诱导层340上的一个或多个晶体管。所述晶体管可以包括FET，该FET包括源极350、栅极360和漏极370。漏极370可以连接至2DEG诱导层340。栅极360可以是通过栅极电介质380与2DEG诱导层340隔离的多场板栅极。所述晶体管可以由层间电介质390封装。RF集成电路300还可以包括形成在外延层330上的共面波导(图3A未示出)。
在图2中示出的RF集成电路200中，FET会具有相对大的接地电感。为了减少接地电感，EF集成电路300中的夹层结构320可以包括嵌入在夹层结构320的阻挡层中的一个或多个金属层。可以穿过2DEG诱导层340和外延层330将一个或多个孔向下蚀刻至夹层结构320，并且可以用导电材料(例如金属)填充孔，以形成一个或多个大过孔352。FET的源极350可以经由一个或多个大过孔352耦合至嵌入到所述阻挡层中的一个或多个金属层。在一些实施例中，厚的金属层(例如，大约0.1μm至大约10μm的厚度)可以被嵌入到阻挡层中，使得金属层的电阻可以非常小。在一些实施例中，多个较薄的金属层也可以被嵌入到阻挡层中，以减少金属层的电阻，其中，多个金属层中的每一个可以由阻挡子层(例如，薄SiN层)分开。
图3B为示出了根据本发明的一些实施例的RF衬底315的简化的截面示意图。RF衬底315包括芯310和具有一个或多个嵌入的金属层的夹层320。夹层320可以包括：第一粘附层321(例如，SiO2)、导电层322(例如，多晶硅)、第二粘附层323(例如，SiO2)、阻挡层、键合层328(例如，SiO2)、实质单晶层329(例如，Si)。所述阻挡层可以包括：第一电介质层324(例如，氮化硅)、第二电介质层325(例如，氮化硅)、第三电介质层327(例如，氮化硅)以及夹在第二电介质层325与第三电介质层327之间的金属层326。在一些实施例中，第二电介质层325和金属层326的组合可以被重复N次。
如图3A所示，由于FET的源极350经由一个或多个短而大的过孔352被连接至嵌入在夹层结构320的阻挡层中的一个或多个金属层326，因此从源极到地的电感将显著地降低。因此，具有接地共面波导的RF集成电路300能够以比图2中示出的RF集成电路200更高的频率工作。如上面所描述的，衬底与一个或多个外延层之间的CTE匹配能够实现缺陷密度极低的器件层、在顺应性模板材料上生长更大厚度范围的能力以及改进的热性能。通过在具有嵌入的金属层326的夹层320上外延生长GaN层330，可以确保GaN层330的厚度均匀(例如，其厚度变化可以被控制在3％以内或者1nm以内)，使得接地面与共面波导平行。这对于获得共面波导的低阻抗将是很重要的。
图4为根据本发明的实施例的包括有形成在具有背侧过孔和金属的RF衬底415上的共面波导的RF集成电路400的截面图。RF集成电路400可以与图3A示出的RF集成电路300类似，并且可以包括使用多晶陶瓷材料(例如，多晶氮化铝(AlN))制成的多晶芯410。在一些实施例中，多晶芯410可以被减薄至具有小于约100μm、小于约50μm、小于约25μm或更薄的厚度。与夹层结构220或320类似的夹层结构420可以形成在多晶芯410上。如参照图1所讨论的，夹层结构420中的一个或多个层(例如，第一粘附层、导电层、第二粘附层和阻挡层)可以封装多晶芯410。
RF集成电路400还可以包括一个或多个外延层430(例如一个或多个GaN层)和二维电子气体(2DEG)诱导层440。RF集成电路400还可以包括形成在2DEG诱导层440上的一个或多个晶体管。所述晶体管可以包括FET，该FET包括源极450、栅极460和漏极470。漏极470可以连接至2DEG诱导层440。栅极460可以是通过栅极电介质480与2DEG诱导层440隔离的多场板栅极。所述晶体管可以由层间电介质490封装。可以穿过2DEG诱导层440和外延层430将一个或多个孔向下蚀刻至夹层结构420，并且可以用导电材料(例如金属)填充孔，以形成过孔452。
在RF集成电路400中，多晶芯410还可以包括在多晶陶瓷芯410的与第一粘附层相对的表面(例如，下表面)上的多个凹痕(indentation)412。由于所述凹痕，在对应于多个凹痕412的位置中的陶瓷芯410的厚度可以被减少至，例如小于10μm。在一些实施例中，可以在压制期间在多晶芯410中预先形成凹痕412。在一些实施例中，可以通过湿法或干法刻蚀在多晶芯410中形成凹痕412。可以在多晶芯410和/或夹层结构420中的对应于多个凹痕412的位置中蚀刻通孔414(through hole)。由于多晶芯410的对应于多个凹痕412的位置中的厚度的减少，可以相对容易地蚀刻通孔414。
RF集成电路400可以包括背侧金属层416，所述背侧金属层416形成在多晶芯410的与第一粘附层相对的(下)表面上，并且填充多个凹痕412和在多晶芯410和/或夹层结构420中的对应于多个凹痕412的位置处蚀刻的通孔414。金属填充的凹痕412形成背侧过孔412。因此，源极450可以经由过孔452和背侧过孔412与背侧金属层416接触。背侧金属层416和/或嵌入在夹层420内的阻挡层(可选的)中的一个或多个金属层可以接地。因此，源极450可以具有非常低的到地面的电感，并且RF集成电路400可以以比图3A所示的RF集成电路300更高的频率工作。此外，由于背侧金属层416，在RF集成电路400中将不需要气桥。
图5为包括有形成在具有如图4所示的背侧过孔412的RF衬底415上的共面波导的RF集成电路400的平面图。图5示出了可以形成在源极区域450下方的背侧过孔412。
图6为根据本发明的实施例的包括有形成在具有背侧接地面的RF衬底615上的共面波导的RF集成电路600的截面图。RF集成电路600可以与图4示出的RF集成电路400类似，并且可以包括使用多晶陶瓷材料(例如，多晶氮化铝(AlN))制成的多晶芯610。在一些实施例中，多晶芯610可以被减薄至具有小于约100μm、小于约50μm、小于约25μm或更薄的厚度。与夹层结构220、320或420类似的夹层结构620可以形成在多晶芯610上。如参照图1所讨论的，夹层结构620中的一个或多个层(例如，第一粘附层、导电层、第二粘附层和阻挡层)可以封装多晶芯610。
RF集成电路600还可以包括一个或多个外延层630(例如一个或多个GaN层)和二维电子气体(2DEG)诱导层640。RF集成电路600还可以包括形成在2DEG诱导层640上的一个或多个晶体管。所述晶体管可以包括FET，该FET包括源极650、栅极660和漏极670。漏极670可以连接至2DEG诱导层640。栅极660可以是通过栅极电介质680与2DEG诱导层640隔离的多场板栅极。所述晶体管可以由层间电介质690封装。可以穿过2DEG诱导层640和外延层630将多个孔向下蚀刻至夹层结构620，并且可以用导电材料(例如金属)填充孔，以形成连接至源极650的过孔652。
在RF集成电路600中，多晶芯610可以包括在多晶芯610的与第一粘附层相对的(下)表面上的多个凹痕612。由于所述凹痕612，陶瓷芯610的在对应于多个凹痕612的位置中的厚度可以被减少至，例如小于10μm。在一些实施例中，可以在压制期间在多晶芯610中预先形成凹痕612。在一些实施例中，可以通过湿法或干法刻蚀在多晶芯610中形成凹痕612。可以在多晶芯610和/或夹层结构620中的对应于多个凹痕612的位置中蚀刻通孔614。由于多晶芯610在对应于多个凹痕612的位置中的的厚度的减少，可以相对容易地蚀刻通孔614。RF集成电路600中的多个凹痕612的水平尺寸可能比FET的水平尺寸大得多。例如，RF集成电路600中的多个凹痕612的尺寸可能比FET的宽度更大。因此，在多晶芯610和/或夹层结构620中的对应于多个凹痕612的位置中蚀刻的通孔614可以较大，例如大于FET的面积。
RF集成电路600可以包括背侧金属层616，所述背侧金属层616形成在多晶芯610的与第一粘附层相对的(下)表面上，并且填充多个凹痕612和在多晶芯610和/或夹层结构620中的对应于多个凹痕612的位置中蚀刻的通孔614，以形成背侧过孔612，使得源极650可以经由过孔652和背侧过孔612与背侧金属层616接触。由于背侧过孔612的面积可以大于FET的面积，因此FET下方的背侧区域可以填充有背侧金属，而不会留下多晶芯。背侧金属层616可以接地。因此，源极650到地面的电感可以比图4所示的RF集成电路400的源极450的电感更低，并且RF集成电路600可以以比RF集成电路400更高的频率工作。此外，与RF集成电路400相比，在RF集成电路600中将不需要气桥。
图7为包括有形成在具有如图6所示的背侧接地面的RF衬底615上的共面波导的RF集成电路600的平面图。图7示出了背侧过孔612可以形成在FET的整个区域的下方。
图8为根据本发明的实施例的在RF衬底被移除后的包括有形成在具有背侧接金属层816的RF衬底上的共面波导的RF集成电路800的截面图。与图6所示的RF集成电路600类似，背侧金属层816可以经由一个或多个过孔652连接至源极650，并因此可以作为接地面。如图8所示，在一些实施例中，RF衬底可以从RF集成电路800完全移除，这可以进一步减少RF集成电路800的热阻并且还可以有益于封装(例如，改进背侧焊料的均匀性)。多晶芯610可以在具有各种厚度的外延层的RF集成电路800中移除。在具有厚的外延层630的RF集成电路800中，背侧金属层816和外延层630可以形成接地共面波导的一部分。在具有厚的外延层630并且多晶芯610被移除的RF集成电路800中，可以消除来自衬底和夹层的热阻并且背侧金属层816可以提供极低的电感接地路径。
图9示出了根据本发明的一些实施例的形成RF集成电路的方法900的简化的流程图。方法900可以包括：提供多晶陶瓷芯(902)，以及形成耦合至所述多晶陶瓷芯的夹层结构(904)。所述夹层结构可以包括：耦合至所述多晶陶瓷芯的第一氧化硅层、耦合至所述第一氧化硅层的多晶硅层、耦合至所述多晶硅层的第二氧化硅层、耦合至所述第二氧化硅层的阻挡层、耦合至所述阻挡层的第三氧化硅层以及耦合至所述第三氧化硅层的实质单晶硅层。
方法900还可以包括：生长耦合至所述实质单晶硅层的外延氮化镓层(906)，以及生长耦合至所述外延氮化镓层的二维电子气体(2DEG)诱导层(908)。方法900还可以包括：形成耦合至所述2DEG诱导层的第一区域的漏极(910)、形成耦合至所述2DEG诱导层的第二区域的源极(912)、形成耦合至所述2DEG诱导层的第三区域的栅极电介质层(914)以及形成耦合至所述栅极电介质层的栅极(916)。
应当理解的是，图18中所示出的具体步骤提供了制造根据本发明的实施例的工程化衬底的特定方法。根据可替代的实施例，也可以执行其他步骤的顺序。例如，本发明的可替代的实施例可以以不同的次序执行上述步骤。此外，图18中所示出的单独的步骤可以包括多个子步骤，这些子步骤可以以适合于单独步骤的各种顺序来执行。另外，根据特定的应用，可以增加或移除额外的步骤。本领域普通技术人员可以意识到多种变化、修改和替代。
尽管已经从层的方面讨论了一些实施例，术语“层”应当被理解为，使得层可以包括构建形成感兴趣的层的多个子层。因此，术语“层”并不旨在表示由单一材料组成的单层，而是涵盖以复合方式分层以形成所期望的结构的一种或多种材料。本领域普通技术人员可以意识到多种变化、修改和替代。
应当理解的是，本文描述的示例和实施例仅用于说明目的，并且对于本领域技术人员而言，将启发其对本发明进行各种修改或改变，并且这些修改或改变被包括在本申请的精神和范围内和所附权利要求的范围内。

Claims (20)

1.一种用于射频(RF)器件的衬底，包括：
多晶陶瓷芯；和
夹层结构，所述夹层结构包括：
耦合至所述多晶陶瓷芯的第一氧化硅层；
耦合至所述第一氧化硅层的多晶硅层；
耦合至所述多晶硅层的第二氧化硅层；
耦合至所述第二氧化硅层的阻挡层；
耦合至所述阻挡层的第三氧化硅层；和
耦合至所述第三氧化硅层的实质单晶硅层。
2.根据权利要求1所述的衬底，其中，所述多晶陶瓷芯包括氮化铝。
3.根据权利要求1所述的衬底，其中，所述第三氧化硅层的厚度小于约250nm。
4.根据权利要求1所述的衬底，其中，所述多晶陶瓷芯具有小于或等于约25μm的厚度。
5.根据权利要求1所述的衬底，还包括：
耦合至所述实质单晶硅层的外延氮化镓(GaN)层；和
形成在所述外延GaN层上的共面波导。
6.根据权利要求5所述的衬底，还包括：
耦合至所述外延GaN层的二维电子气体(2DEG)诱导层；和
场效应晶体管(FET)，所述场效应晶体管包括：
耦合至所述2DEG诱导层的第一区域的漏极；
耦合至所述2DEG诱导层的第二区域的源极；
耦合至所述2DEG诱导层的第三区域的栅极电介质层；和
耦合至所述栅极电介质层的栅极。
7.根据权利要求6所述的衬底，其中，所述阻挡层包括：
耦合至所述第二氧化硅层的第一氮化硅层；
耦合至所述第一氮化硅层的金属层；和
耦合至所述金属层的第二氮化硅层。
8.根据权利要求7所述的衬底，还包括：穿过所述外延GaN层和所述2DEG诱导层的第一过孔，所述第一过孔将所述源极耦合至所述金属层，其中，所述金属层连接至地。
9.根据权利要求8所述的衬底，其中，所述多晶陶瓷芯包括在所述多晶陶瓷芯的与所述第一氧化硅层相对的表面上的凹痕，所述衬底还包括：
在对应于所述凹痕的位置中穿过所述多晶陶瓷芯的第二过孔；和
耦合至所述多晶陶瓷芯的所述表面并且填充所述第二过孔的背侧金属层，其中，所述第二过孔将所述FET的所述源极连接至所述背侧金属层，并且其中所述背侧金属层连接至地。
10.根据权利要求9所述的衬底，其中，所述多晶陶瓷芯的对应于所述凹痕的位置中的厚度小于10μm。
11.根据权利要求9所述的衬底，其中，所述凹痕的宽度大于所述FET的宽度。
12.一种射频(RF)器件，包括：
多晶陶瓷芯；
夹层结构，所述夹层结构包括：
耦合至所述多晶陶瓷芯的第一氧化硅层；
耦合至所述第一氧化硅层的多晶硅层；
耦合至所述多晶硅层的第二氧化硅层；
耦合至所述第二氧化硅层的第一氮化硅层；
耦合至所述第一氮化硅层的金属层；
耦合至所述金属层的第二氮化硅层；
耦合至所述第二氮化硅层的第三氧化硅层；和
耦合至所述第三氧化硅层的实质单晶硅层；
耦合至所述实质单晶硅层的外延氮化镓(GaN)层；
耦合至所述外延GaN层的二维电子气体(2DEG)诱导层；
场效应晶体管(FET)，所述场效应晶体管包括：
耦合至所述2DEG诱导层的第一区域的漏极；
耦合至所述2DEG诱导层的第二区域的源极；
耦合至所述2DEG诱导层的第三区域的栅极电介质层；和
耦合至所述栅极电介质层的栅极；和
穿过所述外延GaN层和所述2DEG诱导层的第一过孔，所述第一过孔将所述源极耦合至所述夹层结构的所述金属层，其中，所述金属层连接至地。
13.根据权利要求12所述的RF器件，还包括：耦合至所述外延GaN层的波导。
14.根据权利要求12所述的RF器件，其中，所述第三氧化硅层具有等于或小于约250nm的厚度。
15.根据权利要求12所述的RF器件，其中，所述多晶陶瓷芯具有等于或小于约25μm的厚度。
16.根据权利要求12所述的RF器件，其中，所述多晶陶瓷芯包括在所述多晶陶瓷芯的与所述第一氧化硅层相对的表面上的凹痕，所述RF器件还包括：
在对应于所述凹痕的位置中穿过所述多晶陶瓷芯的第二过孔；和
耦合至所述多晶陶瓷芯的表面并且填充所述第二过孔的背侧金属层，其中，所述第二过孔将所述FET的所述源极连接至所述背侧金属层，并且其中所述背侧金属层连接至地。
17.一种制造射频(RF)器件的方法，所述方法包括：
提供多晶陶瓷芯；
形成耦合至所述多晶陶瓷芯的夹层结构，所述夹层结构包括：
耦合至所述多晶陶瓷芯的第一氧化硅层；
耦合至所述第一氧化硅层的多晶硅层；
耦合至所述多晶硅层的第二氧化硅层；
耦合至所述第二氧化硅层的阻挡层；
耦合至所述阻挡层的第三氧化硅层；和
耦合至所述第三氧化硅层的实质单晶硅层；生长耦合至所述实质单晶硅层的外延GaN层；生长耦合至所述外延GaN层的二维电子气体(2DEG)诱导层；和
形成场效应晶体管(FET)，所述场效应晶体管包括：
耦合至所述2DEG诱导层的第一区域的漏极；
耦合至所述2DEG诱导层的第二区域的源极；
耦合至所述2DEG诱导层的第三区域的栅极电介质层；和
耦合至所述栅极电介质层的栅极。
18.根据权利要求17所述的方法，其中，形成所述阻挡层包括：
形成耦合至所述第二氧化硅层的第一氮化硅层；
形成耦合至所述第一氮化硅层的金属层；和
形成耦合至所述金属层的第二氮化硅层。
19.根据权利要求18所述的方法，还包括：
形成穿过所述2DEG诱导层和所述外延GaN层的第一过孔，其中，所述第一过孔将所述源极连接至所述金属层，并且所述金属层连接至地。
20.根据权利要求17所述的方法，其中，所述多晶陶瓷芯包括在所述多晶陶瓷芯的与所述第一氧化硅层相对的表面上的凹痕，所述方法还包括：
形成在对应于所述凹痕的位置中穿过所述多晶陶瓷芯的第二过孔；和
形成耦合至所述多晶陶瓷芯的表面并且填充所述第二过孔的背侧金属层，其中，所述第二过孔将所述FET的源极连接至所述背侧金属层，并且其中所述背侧金属层连接至地。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290674B2 (en) 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
US10622468B2 (en) 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate
US10399905B2 (en) * 2017-08-31 2019-09-03 Corning Incorporated Ceramic housing with texture
US10734303B2 (en) 2017-11-06 2020-08-04 QROMIS, Inc. Power and RF devices implemented using an engineered substrate structure
US10686037B2 (en) * 2018-07-19 2020-06-16 Vanguard International Semiconductor Corporation Semiconductor structure with insulating substrate and fabricating method thereof
JP7070848B2 (ja) * 2018-07-26 2022-05-18 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US11430873B2 (en) * 2018-09-29 2022-08-30 Intel Corporation Self aligned gate connected plates for group III-Nitride devices and methods of fabrication
CN111009530A (zh) * 2018-10-08 2020-04-14 世界先进积体电路股份有限公司 半导体结构以及制造方法
US10923585B2 (en) 2019-06-13 2021-02-16 Cree, Inc. High electron mobility transistors having improved contact spacing and/or improved contact vias
US10971612B2 (en) 2019-06-13 2021-04-06 Cree, Inc. High electron mobility transistors and power amplifiers including said transistors having improved performance and reliability
JP7429522B2 (ja) * 2019-11-22 2024-02-08 住友化学株式会社 Ｉｉｉ族窒化物積層基板および半導体素子
KR20230020968A (ko) * 2020-06-09 2023-02-13 신에쓰 가가꾸 고교 가부시끼가이샤 Iii족 질화물계 에피택셜 성장용 기판과 그 제조 방법
EP4455375A1 (en) * 2021-12-21 2024-10-30 Shin-Etsu Handotai Co., Ltd. Nitride semiconductor substrate and method for manufacturing nitride semiconductor substrate
FR3152915A1 (fr) * 2023-09-07 2025-03-14 Stmicroelectronics International N.V. Dispositif électronique

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
CN1551373A (zh) * 2003-05-15 2004-12-01 ���µ�����ҵ��ʽ���� 半导体装置
US20070045672A1 (en) * 2005-07-27 2007-03-01 Kazuo Nishi Semiconductor device
US20070114589A1 (en) * 2005-11-18 2007-05-24 Tetsuzo Ueda Semiconductor integrated circuit device and method for fabricating the same
US20070272957A1 (en) * 2005-12-02 2007-11-29 Nitronex Corporation Gallium nitride material devices and associated methods
US20110147772A1 (en) * 2009-12-16 2011-06-23 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
US20110278598A1 (en) * 2009-02-03 2011-11-17 Freescale Semiconductor, Inc. Semiconductor structure, an integrated circuit including a semiconductor structure and a method for manufacturing a semiconductor structure
US20130092958A1 (en) * 2010-07-06 2013-04-18 The Hong Kong University Of Science And Technology Normally-off iii-nitride metal-2deg tunnel junction field-effect transistors
CN103390643A (zh) * 2012-05-11 2013-11-13 无锡派腾微纳米科技有限公司 一种氮化镓功率场效应晶体管
CN106033724A (zh) * 2015-03-09 2016-10-19 中国科学院苏州纳米技术与纳米仿生研究所 Iii族氮化物增强型hemt及其制备方法
CN109716508A (zh) * 2016-06-24 2019-05-03 克罗米斯有限公司 多晶陶瓷衬底及其制造方法
CN109804456A (zh) * 2016-08-23 2019-05-24 克罗米斯有限公司 集成有工程化衬底的电子功率器件
CN109844184A (zh) * 2016-06-14 2019-06-04 克罗米斯有限公司 用于功率应用和射频应用的工程化衬底结构
CN110036485A (zh) * 2016-12-06 2019-07-19 克罗米斯有限公司 具有集成型钳位二极管的横向高电子迁移率的晶体管
CN110291645A (zh) * 2016-12-28 2019-09-27 克罗米斯有限公司 用于垂直型功率器件的方法和系统

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0356212B1 (en) * 1988-08-25 1993-04-28 Matsushita Electric Industrial Co., Ltd. Thin-film capacitor and method of manufacturing a hybrid microwave integrated circuit
FR2857983B1 (fr) * 2003-07-24 2005-09-02 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiee
JP5364368B2 (ja) * 2005-04-21 2013-12-11 エイオーネックス・テクノロジーズ・インコーポレイテッド 基板の製造方法
US7420226B2 (en) * 2005-06-17 2008-09-02 Northrop Grumman Corporation Method for integrating silicon CMOS and AlGaN/GaN wideband amplifiers on engineered substrates
FR2917232B1 (fr) 2007-06-06 2009-10-09 Soitec Silicon On Insulator Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion.
US7875532B2 (en) * 2007-06-15 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Substrate for manufacturing semiconductor device and manufacturing method thereof
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20100117118A1 (en) * 2008-08-07 2010-05-13 Dabiran Amir M High electron mobility heterojunction device
JP5668339B2 (ja) * 2010-06-30 2015-02-12 住友電気工業株式会社 半導体装置の製造方法
US8339790B2 (en) 2010-09-10 2012-12-25 Raytheon Company Monolithic microwave integrated circuit
US8546165B2 (en) 2010-11-02 2013-10-01 Tsmc Solid State Lighting Ltd. Forming light-emitting diodes using seed particles
JP2014504013A (ja) 2010-12-15 2014-02-13 エフィシエント パワー コンヴァーション コーポレーション 背面アイソレーションを有する半導体デバイス
US8697541B1 (en) * 2010-12-24 2014-04-15 Ananda H. Kumar Methods and structures for preparing single crystal silicon wafers for use as substrates for epitaxial growth of crack-free gallium nitride films and devices
JP5620812B2 (ja) 2010-12-27 2014-11-05 ルネサスエレクトロニクス株式会社 高周波モジュールおよび無線通信システム
US8916483B2 (en) * 2012-03-09 2014-12-23 Soitec Methods of forming semiconductor structures including III-V semiconductor material using substrates comprising molybdenum
JP2012256930A (ja) 2012-08-22 2012-12-27 Toshiba Corp 半導体装置
TWI588955B (zh) * 2012-09-24 2017-06-21 索泰克公司 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件
US9082692B2 (en) * 2013-01-02 2015-07-14 Micron Technology, Inc. Engineered substrate assemblies with epitaxial templates and related systems, methods, and devices
US9023688B1 (en) * 2013-06-09 2015-05-05 Monolithic 3D Inc. Method of processing a semiconductor device
US9343562B2 (en) 2013-12-06 2016-05-17 Infineon Technologies Americas Corp. Dual-gated group III-V merged transistor
JP6534791B2 (ja) * 2013-12-16 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置
WO2015125722A1 (ja) 2014-02-21 2015-08-27 信越化学工業株式会社 複合基板
US9997391B2 (en) * 2015-10-19 2018-06-12 QROMIS, Inc. Lift off process for chip scale package solid state devices on engineered substrate
US9960262B2 (en) * 2016-02-25 2018-05-01 Raytheon Company Group III—nitride double-heterojunction field effect transistor
US10755986B2 (en) * 2016-03-29 2020-08-25 QROMIS, Inc. Aluminum nitride based Silicon-on-Insulator substrate structure
US10290674B2 (en) * 2016-04-22 2019-05-14 QROMIS, Inc. Engineered substrate including light emitting diode and power circuitry
US10679852B2 (en) * 2016-06-13 2020-06-09 QROMIS, Inc. Multi-deposition process for high quality gallium nitride device manufacturing
US10297445B2 (en) * 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
US10510582B2 (en) * 2016-06-14 2019-12-17 QROMIS, Inc. Engineered substrate structure
US10438792B2 (en) 2016-10-20 2019-10-08 QROMIS, Inc. Methods for integration of elemental and compound semiconductors on a ceramic substrate
US10622468B2 (en) 2017-02-21 2020-04-14 QROMIS, Inc. RF device integrated on an engineered substrate

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562127B1 (en) * 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
CN1551373A (zh) * 2003-05-15 2004-12-01 ���µ�����ҵ��ʽ���� 半导体装置
US20070045672A1 (en) * 2005-07-27 2007-03-01 Kazuo Nishi Semiconductor device
US20070114589A1 (en) * 2005-11-18 2007-05-24 Tetsuzo Ueda Semiconductor integrated circuit device and method for fabricating the same
US20070272957A1 (en) * 2005-12-02 2007-11-29 Nitronex Corporation Gallium nitride material devices and associated methods
US20110278598A1 (en) * 2009-02-03 2011-11-17 Freescale Semiconductor, Inc. Semiconductor structure, an integrated circuit including a semiconductor structure and a method for manufacturing a semiconductor structure
US20110147772A1 (en) * 2009-12-16 2011-06-23 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
US20130092958A1 (en) * 2010-07-06 2013-04-18 The Hong Kong University Of Science And Technology Normally-off iii-nitride metal-2deg tunnel junction field-effect transistors
CN103390643A (zh) * 2012-05-11 2013-11-13 无锡派腾微纳米科技有限公司 一种氮化镓功率场效应晶体管
CN106033724A (zh) * 2015-03-09 2016-10-19 中国科学院苏州纳米技术与纳米仿生研究所 Iii族氮化物增强型hemt及其制备方法
CN109844184A (zh) * 2016-06-14 2019-06-04 克罗米斯有限公司 用于功率应用和射频应用的工程化衬底结构
CN114256068A (zh) * 2016-06-14 2022-03-29 克罗米斯有限公司 用于功率应用和射频应用的工程化衬底结构
CN109716508A (zh) * 2016-06-24 2019-05-03 克罗米斯有限公司 多晶陶瓷衬底及其制造方法
CN109804456A (zh) * 2016-08-23 2019-05-24 克罗米斯有限公司 集成有工程化衬底的电子功率器件
CN110036485A (zh) * 2016-12-06 2019-07-19 克罗米斯有限公司 具有集成型钳位二极管的横向高电子迁移率的晶体管
CN110291645A (zh) * 2016-12-28 2019-09-27 克罗米斯有限公司 用于垂直型功率器件的方法和系统

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