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CN110231847A - 快速响应型低压差线性稳压器 - Google Patents

快速响应型低压差线性稳压器 Download PDF

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CN110231847A
CN110231847A CN201910644040.2A CN201910644040A CN110231847A CN 110231847 A CN110231847 A CN 110231847A CN 201910644040 A CN201910644040 A CN 201910644040A CN 110231847 A CN110231847 A CN 110231847A
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CN201910644040.2A
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张明
马学龙
焦炜杰
杨金权
王新安
汪波
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Jiangsu Run Stone Technology Co Ltd
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    • G05F1/10—Regulating voltage or current 
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Abstract

本发明涉及一种快速响应型低压差线性稳压器，其包括低压差线性稳压器本体；低压差线性稳压器本体包括运算放大器AMP，运算放大器AMP的输出端与功率管MP1的栅极端连接；还包括与所述运算放大器AMP适配连接的瞬态响应增强模块，在低压差线性稳压器本体的负载电流从轻载跳变到重载或从重载跳变到轻载时，通过瞬态响应增强模块与运算放大器AMP配合能增大运算放大器AMP加载到功率管MP1栅极端的驱动电流Isr，以降低低压差线性稳压器本体输出电压由负载突变引起的突变。本发明能增强LDO的瞬态响应，负载在很短时间内跳变时，使得LDO的输出会更加稳定，大大的缓解输出随负载变化而引起的上下突变，提高低压差线性稳压器的稳定性。

Description

快速响应型低压差线性稳压器
技术领域
本发明涉及一种稳压器，尤其是一种快速响应型低压差线性稳压器，属于低压差线性稳压器的技术领域。
背景技术
如图1所示，为现有低压差线性稳压器(LDO)的电路原理图(即为下述说明中的低压差线性稳压器本体的电路原理图)，其中，包括基准电源以及运算放大器AMP，基准电压提供运算放大器AMP所需的基准电压Vref，MP1为PMOS功率管，电阻R1、电阻R2为分压电阻，电阻R3为补偿电阻，电容C1为补偿电容，电容CAP为负载电容，Vout为整个LDO的输出。
如图2所示，LDO的瞬态响应性能包括响应时间(Δt1+Δt2/Δt3+Δt4)、上冲电压(ΔV3)和下冲电压(ΔVtr-max)；具体对应的表达式为：
ΔVtr-max≈Iload-max*Δt1/(CL+Cb)+ΔVesr (1)
ΔV3≈Iload-max*Δt3/(CL+Cb)+ΔVesr
≈Iload-max/(CL+Cb)*BWcl+ΔVesr (2)
Δt1≈1/BWcl+tsr＝1/BWcl+Cpar*ΔVpar/Isr (3)
Δt2≈(ΔVtr-max-ΔV2)*(CL+Cb)/Iload-max (4)
Δt3≈1/BWcl (5)
Δt4≈(CL+Cb)*(ΔV3-ΔVesr)/Ipull-down (6)
其中，Iload-max是最大负载电流，CL是输出电容(即上述的负载电容CAP)，Cb是输出端的旁路电容，BWcl是环路的闭环带宽，Cpar是功率管MP1栅极的寄生电容，ΔVpar是寄生电容Cpar上的电压变化量，ΔVesr是输出电容串联等效电阻上的电压变化量，Isr是功率管MP1栅极前端的驱动电流(增大驱动电流Isr时可以增加环路带宽)。Ipull-down是反馈电阻上的下拉电流，tsr是寄生电容Cpar的摆率时间，ΔV2为LDO相应的轻载和重载时输出电压的压差。由于无片外电容结构，故ΔVesr取零。
结合公式可知，为了减小Δt1和Δt3，可以增加环路带宽以及功率管PM1栅极的驱动电流Isr。而Δt2的大小由功率管MP1充满负载电容CAP所需的时间和开环频率响应的相位裕度决定，Δt4的大小由反馈电阻上的电流决定。上冲电压ΔV3和下冲电压ΔVtr-max的大小主要由Δt1，Δt3和Isr决定。
LDO的负载电流在很短时间内从轻载跳变到重载时，由于功率管MP1的栅极电压无法立即响应降低，此时由负载电容CAP提供负载端需要的电流，从而会导致LDO的输出电压下降；当功率管MP1的栅极电压响应降低足以提供负载电流后，LDO的输出电压升高至正常值。
LDO从重载跳变到轻载时，因功率管MP1的栅极电压无法立即响应升高，导致LDO的输出电压先升高再降低。LDO的输出电压下降过低，会导致供电呈现间歇断电，输出电压变高会呈现过压状态。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种快速响应型低压差线性稳压器，其能增强LDO的瞬态响应，负载在很短时间内跳变时，使得使得LDO的输出会更加稳定，大大的缓解输出随负载变化而引起的上下突变，提高低压差线性稳压器的稳定性。
按照本发明提供的技术方案，所述快速响应型低压差线性稳压器，包括低压差线性稳压器本体；所述低压差线性稳压器本体包括运算放大器AMP，所述运算放大器AMP的输出端与功率管MP1的栅极端连接；
还包括与所述运算放大器AMP适配连接的瞬态响应增强模块，在低压差线性稳压器本体的负载电流从轻载跳变到重载或从重载跳变到轻载时，通过瞬态响应增强模块与运算放大器AMP配合能增大运算放大器AMP加载到功率管MP1栅极端的驱动电流Isr，以降低低压差线性稳压器本体输出电压由负载突变引起的的突变。
所述低压差线性稳压器本体还包括基准电源，所述基准电源输出端的基准电压Vref与运算放大器AMP的反相端连接，功率管MP1的源极端、运算放大器AMP的正电源端与电压VDD连接，功率管MP1的漏极端与电阻R1的一端、电阻R3的一端以及负载电容CAP的一端连接，负载电容CAP的另一端接地，电阻R3的另一端与电容C1的一端连接，电容C1的另一端与运算放大器AMP的同相端、电阻R1的另一端以及电阻R2的一端连接，电阻R2的另一端接地；
瞬态响应增强模块同时接收加载到运算放大器AMP反相端的基准电压Vref以及加载到运算放大器AMP同相端的反馈电压Vfb，瞬态响应增强模块的输出端与运算放大器AMP连接。
所述运算放大器AMP包括PMOS管MP2以及PMOS管MP3，PMOS管MP2的源极端、PMOS管MP3的源极端与电压VDD连接，PMOS管MP2的栅极端与PMOS管MP2的源极端、NMOS管MN1的漏极端以及PMOS管MP3的栅极端连接，NMOS管MN1的栅极端接收反馈电压Vfb，PMOS管MP3的漏极端与NMOS管MN2的漏极端连接，NMOS管MN2的栅极端接收基准电压Vref；
NMOS管MN1的源极端、NMOS管MN2的源极端源极端与NMOS管MN3的漏极端连接，NMOS管MN3的栅极端接收基准电源输出的电压Vb，NMOS管MN3的源极端与瞬态响应增强模块的输出端以及NMOS管MN4的漏极端连接，NMOS管MN4的栅极端与NMOS管MN5的栅极端以及NMOS管MN5的漏极端连接，NMOS管MN5的源极端以及NMOS管MN4的源极端均接地，NMOS管MN5的漏极端还接收基准电源产生的基准电流Ibias，PMOS管MP3的漏极端以及NMOS管MN2的漏极端相互连接后能形成所述运算放大器AMP的输出端Vopout。
所述瞬态响应增强模块包括迟滞比较器COMP1以及迟滞比较器COMP2，迟滞比较器COMP1的反相端接收基准电压Vref，迟滞比较器COMP1的同相端接收反馈电压Vfb；迟滞比较器CMOP2的反相端接收反馈电压Vfb，迟滞比较器COMP2的同相端接收基准电压Vref，迟滞比较器COMP1的正电源端、迟滞比较器COMP2的正电源端均与电压VDD连接，迟滞比较器COMP1的负电源端、迟滞比较器COMP2的负电源端均接地；
迟滞比较器COMP1的输出端与NMOS管MN6的栅极端连接，迟滞比较器COMP2的输出端与NMOS管MN7的栅极端连接，NMOS管MN6的源极端以及NMOS管MN7的源基地均接地，NMOS管MN6的漏极端与电阻R5的一端连接，NMOS管MN7的漏极端与电阻R4的一端连接，电阻R4的另一端与电阻R5的另一端连接，且电阻R4的另一端还与NMOS管MN3的源极端以及NMOS管MN4的漏极端连接。
本发明的优点：，在低压差线性稳压器本体的负载电流从轻载跳变到重载或从重载跳变到轻载时，通过瞬态响应增强模块与运算放大器AMP配合能增大运算放大器AMP加载到功率管MP1栅极端的驱动电流Isr，以降低低压差线性稳压器本体输出电压由负载突变引起的的突变，从而能增强LDO的瞬态响应，负载在很短时间内跳变时，使得LDO的输出会更加稳定，大大的缓解输出随负载变化而引起的上下突变，提高低压差线性稳压器的稳定性。
附图说明
图1为现有低压差线性稳压器本体的电路原理图。
图2为现有低压差线性稳压器本体在负载电流跳变时输出电压的变化示意图。
图3为本发明的电路原理图。
图4为本发明运算放大器AMP的电路原理图。
图5为本发明瞬态响应增强模块的电路原理图。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图3所示：为了能增强LDO的瞬态响应，负载在很短时间内跳变时，使得使得LDO的输出会更加稳定，大大的缓解输出随负载变化而引起的上下突变，提高低压差线性稳压器的稳定性，本发明包括低压差线性稳压器本体；所述低压差线性稳压器本体包括运算放大器AMP，所述运算放大器AMP的输出端与功率管MP1的栅极端连接；
还包括与所述运算放大器AMP适配连接的瞬态响应增强模块，在低压差线性稳压器本体的负载电流从轻载跳变到重载或从重载跳变到轻载时，通过瞬态响应增强模块与运算放大器AMP配合能增大运算放大器AMP加载到功率管MP1栅极端的驱动电流Isr，以降低低压差线性稳压器本体输出电压由负载突变引起的的突变。
具体地，低压差线性稳压器本体可以采用现有常用的电路形式，低压差线性稳压器本体的具体工作原理以及过程均为本技术领域人员所熟知，此处不再赘述。低压差线性稳压器本体内包括运算放大器AMP以及功率管MP1，运算放大器AMP的输出端与功率管MP1的栅极端连接，功率管MP1为PMOS管。
本发明实施例中，运算放大器AMP还与瞬态响应增强模块连接，通过瞬态响应增强模块能增强低压差线性稳压器本体的瞬态响应，即在低压差线性稳压器本体的负载电流从轻载跳变到重载或从重载跳变到轻载时，通过瞬态响应增强模块与运算放大器AMP配合能增大运算放大器AMP加载到功率管MP1栅极端的驱动电流Isr，由背景技术可知，增大功率管MP1的栅极端的驱动电流Isr后，能增加环路带宽，从而能降低低压差线性稳压器本体输出电压的突变，从而能提高低压差线性稳压器的稳定性。
如图1和图3所示，所述低压差线性稳压器本体还包括基准电源，所述基准电源输出端的基准电压Vref与运算放大器AMP的反相端连接，功率管MP1的源极端、运算放大器AMP的正电源端与电压VDD连接，功率管MP1的漏极端与电阻R1的一端、电阻R3的一端以及负载电容CAP的一端连接，负载电容CAP的另一端接地，电阻R3的另一端与电容C1的一端连接，电容C1的另一端与运算放大器AMP的同相端、电阻R1的另一端以及电阻R2的一端连接，电阻R2的另一端接地；
瞬态响应增强模块同时接收加载到运算放大器AMP反相端的基准电压Vref以及加载到运算放大器AMP同相端的反馈电压Vfb，瞬态响应增强模块的输出端与运算放大器AMP连接。
本发明实施例中，基准电源可以采用现有常用的电路形式，基准电源能产生基准电压Vref，运算放大器AMP的反相端与基准电源的一输出端连接，从而能接收基准电源产生的基准电压Vref，电源VDD能提供运算放大器AMP工作所需的电压。基准电压Vref的具体大小根据需要由基准电源产生，具体为本技术领域人员所熟知，此处不再赘述。瞬态响应增强模块的输入端需要同时接收基准电压Vref以及加载到运算放大器AMP同相端的反馈电压Vfb，瞬态响应增强模块的输出端与运算放大器AMP连接。具体地，功率管MP1的漏极端与电阻R3、电阻R1以及负载电容CAP相互连接后能形成整个低压差线性稳压器本体的输出端Vout；通过电阻R1、电阻R2、电阻R3以及电容C1配合与运算放大器AMP的同相端连接后，能得到加载到运算放大器放大器AMP同相端的反馈电压Vfb。
如图4所示，所述运算放大器AMP包括PMOS管MP2以及PMOS管MP3，PMOS管MP2的源极端、PMOS管MP3的源极端与电压VDD连接，PMOS管MP2的栅极端与PMOS管MP2的源极端、NMOS管MN1的漏极端以及PMOS管MP3的栅极端连接，NMOS管MN1的栅极端接收反馈电压Vfb，PMOS管MP3的漏极端与NMOS管MN2的漏极端连接，NMOS管MN2的栅极端接收基准电压Vref；
NMOS管MN1的源极端、NMOS管MN2的源极端源极端与NMOS管MN3的漏极端连接，NMOS管MN3的栅极端接收基准电源输出的电压Vb，NMOS管MN3的源极端与瞬态响应增强模块的输出端以及NMOS管MN4的漏极端连接，NMOS管MN4的栅极端与NMOS管MN5的栅极端以及NMOS管MN5的漏极端连接，NMOS管MN5的源极端以及NMOS管MN4的源极端均接地，NMOS管MN5的漏极端还接收基准电源产生的基准电流Ibias，PMOS管MP3的漏极端以及NMOS管MN2的漏极端相互连接后能形成所述运算放大器AMP的输出端Vopout。
本发明实施例中，NMOS管MN3工作在饱和区，电压Vb以及基准电流Ibias均由基准电源产生，NMOS管MN4与NMOS管MN5构成镜像电流源，NMOS管MN3的源极端、NMOS管MN4的漏极端均与瞬态响应增强模块的输出端连接，通过瞬态响应增强模块能产生一个下拉电流Ipdown，通过下拉电流Ipdown能实现增大加载到功率管MP1栅极端的驱动电流Isr。
如图5所示，所述瞬态响应增强模块包括迟滞比较器COMP1以及迟滞比较器COMP2，迟滞比较器COMP1的反相端接收基准电压Vref，迟滞比较器COMP1的同相端接收反馈电压Vfb；迟滞比较器CMOP2的反相端接收反馈电压Vfb，迟滞比较器COMP2的同相端接收基准电压Vref，迟滞比较器COMP1的正电源端、迟滞比较器COMP2的正电源端均与电压VDD连接，迟滞比较器COMP1的负电源端、迟滞比较器COMP2的负电源端均接地；
迟滞比较器COMP1的输出端与NMOS管MN6的栅极端连接，迟滞比较器COMP2的输出端与NMOS管MN7的栅极端连接，NMOS管MN6的源极端以及NMOS管MN7的源基地均接地，NMOS管MN6的漏极端与电阻R5的一端连接，NMOS管MN7的漏极端与电阻R4的一端连接，电阻R4的另一端与电阻R5的另一端连接，且电阻R4的另一端还与NMOS管MN3的源极端以及NMOS管MN4的漏极端连接。
本发明实施例中，迟滞比较器COMP1、迟滞比较器COMP2均可采用现有常用的电路形式，迟滞比较器COMP1、迟滞比较器COMP2相应的迟滞大小均为±ΔV，迟滞电压的大小可以根据实际需要进行选择，具体为本技术领域人员所熟知，此处不再赘述。正常状态下：迟滞比较器COMP1输出端VOUTA、迟滞比较器COMP2的VOUTB均输出低电平，此时，NMOS管MN6和NMOS管MN7均处于关断状态。所述电阻R4以及电阻R5具有相同的阻值。在负载电流保持平稳时，一般地，Vfb与Vref相等。
当低压差线性稳压器本体的负载电流在短时间内从轻载跳变到重载时，低压差线性稳压器本体的输出电压下降且使得Vfb<Vref-ΔV时，迟滞比较器COMP1的输出端VOUTA输出的电压发生变化(迟滞比较器COMP2的输出端VOUTB输出电压保持不变)，迟滞比较器COMP1的输出端VOUTA输出的电平由低变为高，NMOS管NM6导通，产生下拉电流Ipdown；此时，对于运算放大器AMP来说，加载到功率管MP1栅极端的驱动电流Isr就会增加Ipdown/2，从而减小低压差线性稳压器本体输出电压的下降。
当低压差线性稳压器本体的负载电流在短时间内从重载跳变到轻载载时，低压差线性稳压器本体的输出电压上升且使得Vfb>Vref+ΔV时，迟滞比较器COMP2的输出端VOUTB输出电压发生变化(迟滞比较器COMP1的输出端VOUTA输出电压保持不变)，即迟滞比较器COMP2的输出端VOUTB输出的电平由低变为高，通过迟滞比较器COMP2的输出端VOUTB输出的高电平能驱动NMOS管MN7导通，从而能产生下拉电流Ipdown，此时，对于运算放大器AMP来说，加载到功率管MP1栅极端的驱动电流Isr就会增加Ipdown/2，从而减小低压差线性稳压器本体输出电压的上升。

Claims (4)

1.一种快速响应型低压差线性稳压器，包括低压差线性稳压器本体；所述低压差线性稳压器本体包括运算放大器AMP，所述运算放大器AMP的输出端与功率管MP1的栅极端连接；其特征是：
还包括与所述运算放大器AMP适配连接的瞬态响应增强模块，在低压差线性稳压器本体的负载电流从轻载跳变到重载或从重载跳变到轻载时，通过瞬态响应增强模块与运算放大器AMP配合能增大运算放大器AMP加载到功率管MP1栅极端的驱动电流Isr，以降低低压差线性稳压器本体输出电压由负载突变引起的的突变。
2.根据权利要求1所述的快速响应型低压差线性稳压器，其特征是：所述低压差线性稳压器本体还包括基准电源，所述基准电源输出端的基准电压Vref与运算放大器AMP的反相端连接，功率管MP1的源极端、运算放大器AMP的正电源端与电压VDD连接，功率管MP1的漏极端与电阻R1的一端、电阻R3的一端以及负载电容CAP的一端连接，负载电容CAP的另一端接地，电阻R3的另一端与电容C1的一端连接，电容C1的另一端与运算放大器AMP的同相端、电阻R1的另一端以及电阻R2的一端连接，电阻R2的另一端接地；
瞬态响应增强模块同时接收加载到运算放大器AMP反相端的基准电压Vref以及加载到运算放大器AMP同相端的反馈电压Vfb，瞬态响应增强模块的输出端与运算放大器AMP连接。
3.根据权利要求2所述的快速响应型低压差线性稳压器，其特征是：所述运算放大器AMP包括PMOS管MP2以及PMOS管MP3，PMOS管MP2的源极端、PMOS管MP3的源极端与电压VDD连接，PMOS管MP2的栅极端与PMOS管MP2的源极端、NMOS管MN1的漏极端以及PMOS管MP3的栅极端连接，NMOS管MN1的栅极端接收反馈电压Vfb，PMOS管MP3的漏极端与NMOS管MN2的漏极端连接，NMOS管MN2的栅极端接收基准电压Vref；
NMOS管MN1的源极端、NMOS管MN2的源极端源极端与NMOS管MN3的漏极端连接，NMOS管MN3的栅极端接收基准电源输出的电压Vb，NMOS管MN3的源极端与瞬态响应增强模块的输出端以及NMOS管MN4的漏极端连接，NMOS管MN4的栅极端与NMOS管MN5的栅极端以及NMOS管MN5的漏极端连接，NMOS管MN5的源极端以及NMOS管MN4的源极端均接地，NMOS管MN5的漏极端还接收基准电源产生的基准电流Ibias，PMOS管MP3的漏极端以及NMOS管MN2的漏极端相互连接后能形成所述运算放大器AMP的输出端Vopout。
4.根据权利要求3所述的快速响应型低压差线性稳压器，其特征是：所述瞬态响应增强模块包括迟滞比较器COMP1以及迟滞比较器COMP2，迟滞比较器COMP1的反相端接收基准电压Vref，迟滞比较器COMP1的同相端接收反馈电压Vfb；迟滞比较器CMOP2的反相端接收反馈电压Vfb，迟滞比较器COMP2的同相端接收基准电压Vref，迟滞比较器COMP1的正电源端、迟滞比较器COMP2的正电源端均与电压VDD连接，迟滞比较器COMP1的负电源端、迟滞比较器COMP2的负电源端均接地；
迟滞比较器COMP1的输出端与NMOS管MN6的栅极端连接，迟滞比较器COMP2的输出端与NMOS管MN7的栅极端连接，NMOS管MN6的源极端以及NMOS管MN7的源基地均接地，NMOS管MN6的漏极端与电阻R5的一端连接，NMOS管MN7的漏极端与电阻R4的一端连接，电阻R4的另一端与电阻R5的另一端连接，且电阻R4的另一端还与NMOS管MN3的源极端以及NMOS管MN4的漏极端连接。
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