CN110176507B - 一种台面pin的钝化结构和光电二极管及其制备方法 - Google Patents

Abstract

本发明公开了一种台面PIN的钝化结构，具有P型、I型和N型半导体层，P型、I型和N型半导体层构成了阶梯层台面，其中，I型半导体层为InGaAs吸收层，InGaAs吸收层的侧壁上生长有掺Fe半绝缘InGaAs层。本发明还公开了一种高速台面InGaAs光电二极管及其制备方法，本发明不但能够解决现有的台面PIN的侧面钝化结构存在漏电的问题，提高芯片性能，而且工艺简单，成品率好。

Description

一种台面PIN的钝化结构和光电二极管及其制备方法

技术领域

本发明属于光通讯的技术领域，特别涉及一种台面PIN的钝化结构和光电二极管及其制备方法。

背景技术

光电二极管（Photo-Diode）是由一个PN结组成的半导体器件，具有单方向导电特性。光电二极管是在反向电压作用之下工作的，在一般照度的光线照射下，所产生的电流叫光电流。如果在外电路上接上负载，负载上就获得了电信号，而且这个电信号随着光的变化而相应变化。其中，高速InGaAs PD是光通讯领域核心元件，目前10G 以上PD普遍采用台面PIN结构。台面PIN结构利用腐蚀方法形成，由于PN暴露在外，器件侧面漏电极大，需要利用BCB（或PI）对台面进行钝化。由于BCB 和PI属于有机物，具有很小的介电常数，能够得到很好的电容效应，但是由于其性能不稳定，工艺控制难度大，器件制作工艺窗口窄，芯片漏电大，并且可靠性也比平面结构恶化很多，产品良率很低，导致成本远高于平面结构PD芯片。

因而，有业者对此进一步研究，如中国专利201720420864.8所揭示的一种台面PIN的侧面钝化结构，包括半绝缘InP衬底以及在半绝缘InP衬底上面依次生长的缓冲层、N++型InP层、InGaAs吸收层、InGaAsP过渡层、P++型InP的CAP层和InGaAs接触层，该半绝缘InP衬底上面依次生长的缓冲层、N++型InP层、InGaAs吸收层、InGaAsP过渡层、P++型InP的CAP层和InGaAs接触层构成了阶梯层台面，该阶梯层台面的侧壁上生长有本征InP层，所述本征InP层上依次生长有SIO₂层以及SIN_x层。其提供使用了和芯片材料相同的本征InP对台面侧面进行掩埋，旨在用于解决现有的台面PIN的侧面钝化结构存在寄生电容、芯片性能差、工艺复杂、成品率低、暗电流不可控的问题。但是，由于其采用的是本征InP层，属于天然的N型，绝缘特性差，在一定的电压下，或产生漏电，还是不能有效的阻止漏电的现象发生。

又如中国专利CN201720420865.2提供了一种台面10G的PIN的掩埋结构，包括在掺Fe的半绝缘InP衬底上依序生长有InP缓冲层、N+型InP层、InGaAs吸收层、P+型InP层、P+型InGaAsP层和P+型InGaAs层，该掺Fe的半绝缘InP衬底上依序生长的该缓冲层、N+型InP层、InGaAs吸收层、P+型InP层、P+型InGaAsP层和P+型InGaAs层构成了阶梯层台面，在该阶梯层台面的侧壁上掩埋生长有掺Fe半绝缘InP层以及在该掺Fe半绝缘InP层上生长有保护该掺Fe半绝缘InP层的SiO₂钝化层。但是，由于其侧壁掩埋钝化采用的是InP层，对于InGaAs吸收层来说属于非同质外延结构，二次外延过程中，在InGaAs吸收层的侧壁和掩埋层InP界面会产生大量缺陷。由于PIN探测器的漏电大小主要由InGaAs吸收层侧壁钝化效果决定，所以利用InP作为掩埋钝化层必然会造成器件漏电大，影响器件的可靠性。

因此，本发明人利用二次外延技术解决台面PIN结构InGaAs PD（光电二极管）的台面钝化问题，减小芯片漏电流，提升芯片可靠性。

发明内容

本发明的目的之一在于提供一种台面PIN的钝化结构和光电二极管，不但能够解决现有的台面PIN的侧面钝化结构存在漏电的问题，提高芯片性能，而且工艺简单，成品率好。

本发明的目的之二在于提供一种光电二极管的制备方法，其工艺简单，易操作。

为解决上述技术问题，本发明的技术解决方案是：

一种台面PIN的钝化结构，具有P型、I型和N型半导体层，P型、I型和N型半导体层构成了阶梯层台面，其中，I型半导体层为InGaAs吸收层，InGaAs吸收层的侧壁上生长有掺Fe半绝缘InGaAs层。

进一步，在所述掺Fe半绝缘InGaAs层上依次生长有二次钝化层和抗反射膜，二次钝化层为BCB或PI层，抗反射膜为SiN_x、SiO_x或SiON层。

进一步，掺Fe半绝缘InGaAs层的厚度为0.01-0.05um。

一种光电二极管，包括半绝缘InP衬底以及在半绝缘InP衬底上面依次生长的U-InP缓冲层、N型InGaAs层、N型InP层、InGaAs吸收层、P型InP 盖帽层和P型InGaAs接触层；N型InP层、InGaAs吸收层、P型InP 盖帽层和P型InGaAs接触层构成了阶梯层台面，该阶梯层台面的侧壁上生长有掺Fe半绝缘InGaAs层。

进一步，所述掺Fe半绝缘InGaAs层上生长有二次钝化层。

进一步，二次钝化层为BCB或PI层。

进一步，所述二次钝化层上生长有抗反射膜。

进一步，抗反射膜为SiN_x、SiO_x或SiON层。

进一步，掺Fe半绝缘InGaAs层的厚度为0.01-0.05um。

一种光电二极管的制备方法，包括以下步骤：

步骤1：在半绝缘InP衬底上面依次生长的U-InP缓冲层、N型InGaAs层、N型InP层、InGaAs吸收层、P型InP 盖帽层和P型InGaAs接触层；

步骤2：利用腐蚀方法依次腐蚀掉P型InGaAs接触层、P型InP 盖帽层、InGaAs吸收层和N型InP层，形成阶梯层台面；

步骤3：进行二次外延生长，生长掺Fe半绝缘InGaAs层对阶梯层台面进行钝化；

步骤4：利用依次湿法或干法刻蚀腐蚀技术刻蚀出光窗、N型接触层以及半绝缘衬底层；

步骤5：利用BCB或PI对台面进行包覆，接着PECVD技术生长抗反射膜，利用光刻和刻蚀技术形成欧姆接触窗口；

步骤6：利用蒸镀和金属剥离技术完成电极蒸镀。

本发明利用二次外延技术对台面PIN结构I层区域进行界面钝化的方法，钝化材料与I层材料一致，并进行半绝缘掺杂处理。本发明具有以下优点：

1．采用掺Fe半绝缘InGaAs作为钝化层，属于同质外延，I层界面缺陷密度低，可以防止漏电，其钝化效果优于掺Fe半绝缘InP；

2．采用掺Fe半绝缘InGaAs作为钝化层，其绝缘性能是优于本征InP（U-InP），从而提高芯片的可靠性；

3. 采用掺Fe半绝缘InGaAs作为钝化层，钝化层的厚度为0.01-0.05um，生长时间短，其能防止P型层中Zn向I层扩散，影响芯片高频特性；

4. 采用BCB或PI作为第二钝化层，可以对InGaAs钝化层进行钝化，防止InGaAs钝化层由于表面沾污造成的漏电。另外，BCB或PI层的介电常数较小，并且厚度很容易做到3um以上，这对降低电极和半导体之间的电容效应具有显著效果。

附图说明

图1是本发明的结构示意图；

图2是本发明的流程示意图。

标号说明

半绝缘InP衬底1 U-InP缓冲层2 N型InGaAs层3 N型InP层4

InGaAs吸收层5 P型InP 盖帽层6 P型InGaAs接触层7

掺Fe半绝缘InGaAs层8 二次钝化层9 抗反射膜10 电极11。

具体实施方式

下面结合附图和具体实施例对本发明作进一步详述。本发明所揭示的是一种PIN台面的钝化结构，具有P型、I型和N型半导体层，P型、I型和N型半导体层构成了阶梯层台面，其中，I型半导体层为InGaAs吸收层5，InGaAs吸收层5的侧壁上生长有掺Fe半绝缘InGaAs层8。采用掺Fe半绝缘InGaAs作为钝化层，属于同质外延，I层（I型半导体层）界面缺陷密度低，可以防止漏电。

进一步，在所述掺Fe半绝缘InGaAs层8上依次生长有二次钝化层9和抗反射膜10，二次钝化层为BCB或PI层，抗反射膜为SiN_x层。二次钝化层9在起到进一步钝化作用的同时，还可以减轻电容效应。

进一步，掺Fe半绝缘InGaAs层8的厚度为0.01-0.05um。掺Fe半绝缘InGaAs层8的生长时间短，其能够有效的防止P型层（即P型InP 盖帽层6和P型InGaAs接触层7）中Zn向I层扩散，影响芯片高频特性。

如图1所示，为本发明的较佳实施例，是一种高速台面InGaAs光电二极管，包括半绝缘InP衬底1以及在半绝缘InP衬底1上面依次生长的U-InP缓冲层2、N型InGaAs层3、N型InP层4、InGaAs吸收层5、P型InP 盖帽层6和P型InGaAs接触层7；N型InP层4、InGaAs吸收层5、P型InP 盖帽层6和P型InGaAs接触层7构成了阶梯层台面，该阶梯层台面的侧壁上生长有掺Fe半绝缘InGaAs层8。

半绝缘InP衬底1为高阻衬底，为了降低芯片工作过程中芯片与底座间所产生的寄生效应。

U-InP缓冲层2是为了更好的匹配半绝缘InP衬底1与N型InGaAs层3因为生长条件不同的差异所造成的晶格常数的不同，以确保关键外延层的生长质量。

N型InGaAs层3为电接触层（反偏为高电位接入口），为使金属层与芯片外电路间形成尽可能小的电阻，一般采用重掺杂Si。

N型InP层4为腐蚀截止层。

InGaAs吸收层5为光生载流子产生层，设计目的为尽可能的吸收在1.1um-1.6um间的光子能量。

P型InP 盖帽层6为PIN的P区，一般采用重Zn掺杂，起到窗口层的作用。

P型InGaAs接触层7为电接触层，采用重Zn掺杂的InGaAs作为电接触环，比InP更容易形成欧姆接触，从而获得更小的接触电阻。

进一步，所述掺Fe半绝缘InGaAs层8上生长二次钝化层9。在本实施例中，二次钝化层9为BCB层。BCB层在起到进一步钝化作用的同时，还可以减轻电容效应。

进一步，所述二次钝化层9上生长有抗反射膜10。在本实施例中，抗反射膜为SiN_x层，其能提高光入射的效率，增加台面的包覆性，提升芯片的抗高温高湿性能。

为了使芯片具有较佳的性能，在本实施例中，掺Fe半绝缘InGaAs层8的厚度为0.03um。

进一步，U-InP缓冲层2和N型InGaAs层3构成另一阶梯台面。根据芯片的设计需要，掺Fe半绝缘InGaAs层8也可延伸至U-InP缓冲层2和N型InGaAs层3所形成的阶梯台面侧壁。

进一步，所述半绝缘InP衬底1为掺Fe半绝缘InP衬底。

如图2所示，一种高速台面InGaAs光电二极管的制备方法，包括以下步骤：步骤1：在半绝缘InP衬底1上面依次生长的U-InP缓冲层2、N型InGaAs层3、N型InP层4、InGaAs吸收层5、P型InP 盖帽层6和P型InGaAs接触层7。

步骤2：利用腐蚀方法依次腐蚀掉P型InGaAs接触层7、P型InP 盖帽层6、InGaAs吸收层5和N型InP层4，形成阶梯层台面结构。

步骤3：进行二次外延生长，生长掺Fe半绝缘InGaAs层8对阶梯层台面进行钝化。

步骤4：利用依次湿法或干法刻蚀腐蚀技术刻蚀出光窗、N型接触层以及半绝缘衬底层。

步骤5：利用二次钝化层9（BCB或PI）对台面进行包覆，以减小电容，接着PECVD技术生长抗反射膜10，利用光刻和刻蚀技术形成欧姆接触窗口。

步骤6：利用蒸镀和金属剥离技术完成电极11（包括N型电极和P型电极）蒸镀。

显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。

Claims (10)

1.一种台面PIN的钝化结构，具有P型、I型和N型半导体层，其特征在于：P型、I型和N型半导体层构成了阶梯层台面，其中，I型半导体层为InGaAs吸收层，InGaAs吸收层的侧壁上进行二次外延生长有掺Fe半绝缘InGaAs层。

2.根据权利要求1所述的一种台面PIN的钝化结构，其特征在于：在所述掺Fe半绝缘InGaAs层上依次生长有二次钝化层和抗反射膜，二次钝化层为BCB或PI层，抗反射膜为SiN_x、SiO_x或SiON层。

3.根据权利要求1或2所述的一种台面PIN的钝化结构，其特征在于：掺Fe半绝缘InGaAs层的厚度为0.01-0.05μm。

4.一种光电二极管，其特征在于：包括半绝缘InP衬底以及在半绝缘InP衬底上面依次生长的本征InP缓冲层、N型InGaAs层、N型InP层、InGaAs吸收层、P型InP盖帽层和P型InGaAs接触层；N型InP层、InGaAs吸收层、P型InP盖帽层和P型InGaAs接触层构成了阶梯层台面，该阶梯层台面的侧壁上进行二次外延生长有掺Fe半绝缘InGaAs层。

5.根据权利要求4所述的一种光电二极管，其特征在于：所述掺Fe半绝缘InGaAs层上生长有二次钝化层。

6.根据权利要求5所述的一种光电二极管，其特征在于：二次钝化层为BCB或PI层。

7.根据权利要求5所述的一种光电二极管，其特征在于：所述二次钝化层上生长有抗反射膜。

8.根据权利要求7所述的一种光电二极管，其特征在于：抗反射膜为SiN_x、SiO_x或SiON层。

9.根据权利要求4所述的一种光电二极管，其特征在于：掺Fe半绝缘InGaAs层的厚度为0.01-0.05μm。

10.一种光电二极管的制备方法，其特征在于：包括以下步骤：步骤1：在半绝缘InP衬底上面依次生长的本征InP缓冲层、N型InGaAs层、N型InP层、InGaAs吸收层、P型InP盖帽层和P型InGaAs接触层；

步骤2：利用腐蚀方法依次腐蚀掉P型InGaAs接触层、P型InP盖帽层、InGaAs吸收层和N型InP层，形成阶梯层台面；

步骤3：进行二次外延生长，生长掺Fe半绝缘InGaAs层对阶梯层台面进行钝化；

步骤4：利用依次湿法或干法刻蚀腐蚀技术刻蚀出光窗、N型接触层以及半绝缘衬底层；

步骤5：利用BCB或PI对台面进行包覆，接着PECVD技术生长抗反射膜，利用光刻和刻蚀技术形成欧姆接触窗口；

步骤6：利用蒸镀和金属剥离技术完成电极蒸镀。

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