CN110161606A - 一种耦合光栅的制备方法 - Google Patents
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Abstract
本申请公开了一种耦合光栅的制备方法，属于硅基光电子制造技术领域，解决了现有技术中耦合光栅制备过程复杂、使用光刻版数量较多、成本较高的问题。本申请的制备方法包括如下步骤：提供一SOI衬底，SOI衬底沿水平方向分为Poly‑Si光栅区和Si光栅区，在SOI衬底的表面依次形成Poly‑Si层和硬掩膜层；对硬掩膜层和Poly‑Si层进行光刻和刻蚀，刻蚀至SOI衬底的顶硅层表面，在Poly‑Si光栅区形成第一光栅结构；在对Si光栅区的顶硅层进行刻蚀的同时利用硬掩模层作为阻挡层对第一光栅结构对应的顶硅层进行刻蚀，最终形成Poly‑Si光栅和Si光栅，制得耦合光栅。本申请的制备方法可用于耦合光栅的制备。
Description
技术领域
本申请涉及一种硅基光电子制造技术，尤其涉及一种耦合光栅的制备方法。
背景技术
现有技术中，在耦合光栅的制备过程中可以将SOI衬底沿水平方向分为Poly-Si光栅区和Si光栅区，耦合光栅的常规制作方法如下：在SOI衬底上沉积Poly-Si层4，进行第一次刻蚀，仅保留Poly-Si光栅区内的Poly-Si层4，其余的Poly-Si层4被刻蚀；对Poly-Si光栅区内的Poly-Si层4和顶硅层3进行第二次刻蚀，得到Poly-Si光栅A；对Si光栅区内的顶硅层3进行第三次刻蚀，得到Si光栅B，参见图1a至图1c。显然地，采用上述方法需要使用三层光刻版进行三次刻蚀才能够形成Poly-Si光栅A和Si光栅B，过程复杂，且精度较高光刻版的成本较高，进而增加耦合光栅的制备成本。
发明内容
鉴于上述的分析，本申请旨在提供一种耦合光栅的制备方法，解决了现有技术中耦合光栅制备过程复杂、使用光刻版数量较多、成本较高的问题。
本申请的目的主要是通过以下技术方案实现的：
本申请提供了一种耦合光栅的制备方法，包括如下步骤：
提供一SOI衬底，SOI衬底沿水平方向分为Poly-Si光栅区和Si光栅区，在SOI衬底的表面依次形成Poly-Si层和硬掩膜层；
对硬掩膜层和Poly-Si层进行光刻和刻蚀，刻蚀至顶硅层表面，在Poly-Si光栅区形成第一光栅结构；
对第一光栅结构对应的顶硅层和Si光栅区的顶硅层进行刻蚀，形成Poly-Si光栅和Si光栅，制得耦合光栅。
在一种可能的设计中，对硬掩膜层和Poly-Si层进行光刻和刻蚀，刻蚀至顶硅层表面，在Poly-Si光栅区形成第一光栅结构包括如下步骤：
在硬掩膜层远离SOI衬底一侧形成第一光刻胶层；
对第一光刻胶层、硬掩膜层和Poly-Si层进行光刻和刻蚀，刻蚀至顶硅层表面，去除第一光刻胶层，在Poly-Si光栅区形成第一光栅结构。
在一种可能的设计中，对第一光栅结构对应的顶硅层和Si光栅区的顶硅层进行刻蚀，形成Poly-Si光栅和Si光栅包括如下步骤：
在第一光栅结构和顶硅层形成第二光刻胶层；
对第一光栅结构和Si光栅区对应的第二光刻胶层进行光刻和显影，使得第一光栅结构区域打开，在Si光栅区内将第二光栅结构图形转移至第二光刻胶层；
利用硬掩膜层和第二光刻胶层作为刻蚀阻挡层对第一光栅结构对应的顶硅层和第二光栅结构对应的顶硅层进行刻蚀，去除剩余的第二光刻胶层，形成Poly-Si光栅和Si光栅。
在一种可能的设计中，Poly-Si光栅的厚度为198nm～242nm；Si光栅的厚度为63nm～77nm。
在一种可能的设计中，硬掩膜层为SiN层或SiO2层。
在一种可能的设计中，SiN层采用PECVD工艺或LPCVD工艺制成；SiO2层采用PECVD或LPCVD工艺制成。
在一种可能的设计中，硬掩膜层的厚度为3nm～20nm。
在一种可能的设计中，形成Poly-Si光栅和Si光栅之后，制得耦合光栅之前还包括如下步骤：清洗去除剩余的硬掩膜层。
在一种可能的设计中，硬掩膜层为SiN层，采用H3PO4清洗去除剩余的硬掩膜层；硬掩膜层为SiO2层，采用HF清洗去除剩余的硬掩膜层。
在一种可能的设计中，SOI衬底包括层叠的Si基底、埋氧层和顶硅层，SOI衬底的制备方法包括如下步骤：
提供一Si基底；
在Si基底的表面形成埋氧层和顶硅层。
与现有技术相比，本申请至少可实现如下有益效果之一：
a)本申请提供的耦合光栅的制备方法，采用硬掩膜结合自对准工艺，仅在步骤3和步骤5中涉及光刻，也就是说，仅需要进行两次光刻，使用两次光刻版就能够形成Poly-Si光栅和Si光栅，完成耦合光栅的制备，从而减少了光刻版的使用次数和使用数量，简化了耦合光栅的制备过程，降低了耦合光栅的制备成本。
b)本申请提供的耦合光栅的制备方法，在实际应用中，硬掩膜层的厚度由Poly-Si层的刻蚀选择比决定，由于Poly-Si层对SiO2的刻蚀选择比高于对SiN的刻蚀选择比，SiN层或SiO2层作为硬掩膜层时，SiO2层的厚度可以小于SiN层，因此，相比于SiN层，SiO2层能够更方便地去除，减少对Poly-Si层的损失。
本申请的其他特征和优点将在随后的说明书中阐述，并且，部分的从说明书中变得显而易见，或者通过实施本申请而了解。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。
附图说明
附图仅用于示出具体实施例的目的，而并不认为是对本申请的限制，在整个附图中，相同的参考符号表示相同的部件。
图1a至图1c为现有中耦合光栅的制备流程图；
图2a至图2h为本申请的耦合光栅中步骤1至步骤7的制备流程图。
附图标记：
A-Poly-Si光栅；B-Si光栅；1-Si基底；2-阻挡氧化层；3-顶硅层；4-Poly-Si层；5-硬掩膜层；6-第一光刻胶层；7-第二光刻胶层。
具体实施方式
下面结合附图来具体描述本申请的优选实施例，其中，附图构成本申请的一部分，并与本申请的实施例一起用于阐释本申请的原理。
本申请提供了一种耦合光栅的制备方法，参见图2a至图2g，包括如下步骤：
步骤1：提供一SOI衬底，该SOI衬底沿水平方向可以分为Poly-Si光栅区和Si光栅区，其中，Poly-Si光栅区为用于形成Poly-Si光栅A的区域，Si光栅区为用于形成Si光栅B的区域，在SOI衬底的表面依次形成Poly-Si层4和硬掩膜层5，参见图2a；
步骤2：在硬掩膜层5远离SOI衬底一侧形成第一光刻胶层6，参见图2b；
步骤3：对第一光刻胶层6、硬掩膜层5和Poly-Si层4进行光刻和刻蚀，刻蚀至顶硅层3(顶层硅，Top-Si)表面，去除第一光刻胶层6，在Poly-Si光栅区形成第一光栅结构，可以理解的是，沿逐渐远离SOI衬底的方向，该第一光栅结构可以包括依次层叠的剩余的Poly-Si层4和硬掩膜层5，参见图2c和图2d；
步骤4：在第一光栅结构和SOI衬底的顶硅层3形成第二光刻胶层7，参见图2e；
步骤5：对第一光栅结构和Si光栅区对应的第二光刻胶层7进行光刻和显影，使得第一光栅结构区域打开，在Si光栅区内将第二光栅结构图形转移至第二光刻胶层，参见图2f；
步骤6：利用硬掩膜层5和第二光刻胶层7作为刻蚀阻挡层，采用自对准工艺，对第一光栅结构对应的顶硅层3和第二光栅结构对应的顶硅层3进行刻蚀，参见图2g；
步骤7：去除剩余的第二光刻胶层7，形成Poly-Si光栅A和Si光栅B，制得耦合光栅，参见图2h。
与现有技术相比，本申请提供的耦合光栅的制备方法，采用硬掩膜结合自对准工艺，仅在步骤3和步骤5中涉及光刻，也就是说，仅需要进行两次光刻，使用两次光刻版就能够形成Poly-Si光栅A和Si光栅B，完成耦合光栅的制备，从而减少了光刻版的使用次数和使用数量，简化了耦合光栅的制备过程，降低了耦合光栅的制备成本。
需要说明的是，为了能够有效提升光栅耦合效率，上述Poly-Si光栅A的厚度可以控制在198nm～242nm，Si光栅B的厚度可以控制在63nm～77nm。相应地，上述制备方法中，在步骤1中，可以在SOI衬底的表面依次形成厚度为135nm～165nm的Poly-Si层4和硬掩模层5，步骤6中，可以对第一光栅结构对应的顶硅层3和第二光栅结构对应的顶硅层3进行厚度为63nm～77nm的刻蚀，从而形成厚度为198nm～242nm的Poly-Si光栅A和厚度为63nm～77nm的Si光栅B。
示例性地，上述硬掩膜层5可以为SiN层或SiO2层，其中，可以采用PECVD(PlasmaEnhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积法)或LPCVD(LowPressure Chemical Vapor Deposition，低压力化学气相沉积法)工艺生长一层SiN作为硬掩膜层5，或者，采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学的气相沉积法)或LPCVD工艺生长一层SiO2作为硬掩膜层5，其中，PECVD工艺具有基本温度低、沉积速率快、成膜质量好、针孔较少以及不易龟裂等特点，且不损失Poly-Si层4表面的Si，采用此种工艺能够得到质量较好的硬掩膜层5，从而能够提高硬掩膜层5的阻挡效果，减少Poly-Si层4的损耗。
需要说明的是，在实际应用中，硬掩膜层5的厚度由Poly-Si层4的刻蚀选择比决定，由于Poly-Si层4对SiO2的刻蚀选择比高于对SiN的刻蚀选择比，SiN层或SiO2层作为硬掩膜层5时，SiO2层的厚度可以小于SiN层，因此，相比于SiN层，SiO2层能够更方便地去除，减少对Poly-Si层4的损失。
为了保证硬掩膜层5能够有效地阻挡刻蚀，上述硬掩膜层5的厚度可以控制在3nm～20nm，例如，10nm～20nm。厚度适中的硬掩膜层5，不仅能够有效阻挡刻蚀，防止硬掩膜层5下方的Poly-Si层4发生损耗，保证Poly-Si光栅A图案的精度，还能够在保证有效阻挡的基础上，适当减小硬掩膜层5的厚度，使得在后续步骤中能够更方便地去除掩膜层。
由于上述硬掩膜层5的厚度较薄，因此，在形成Poly-Si光栅A和Si光栅B之后，制得耦合光栅之前可以通过清洗去除剩余的硬掩膜层5。
示例性地，硬掩膜层5为SiN层时，可以采用H3PO4清洗去除剩余的硬掩膜层5，这是因为，H3PO4对SiN的腐蚀速率明显大于对Poly-Si层4的腐蚀速率，H3PO4对Poly-Si层4的腐蚀很慢，从而能够保证在去除SiN层的基础上，减少对Poly-Si层4的腐蚀，提高Poly-Si光栅A图案的精度。
硬掩膜层5为SiO2层时，可以采用HF清洗去除剩余的硬掩膜层5，同样地，这是因为，H3PO4对SiO2的腐蚀速率明显大于对Poly-Si层4的腐蚀速率，H3PO4对Poly-Si层4的腐蚀极慢。
对于SOI衬底的结构，具体来说，其可以包括层叠的Si基底1、埋氧层2(Barrieroxide，BOX)以及厚度为198nm～242nm的顶硅层3，相应地，上述SOI衬底可以采用如下方法制得：
提供一Si基底1；
在Si基底1的表面形成埋氧层2和顶硅层3。
可以理解的是，顶硅层3远离Si基底1一侧依次形成有Poly-Si层4和硬掩膜层5。
以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。
Claims (10)
1.一种耦合光栅的制备方法，其特征在于，包括如下步骤：
提供一SOI衬底，所述SOI衬底沿水平方向分为Poly-Si光栅区和Si光栅区，在SOI衬底的表面依次形成Poly-Si层和硬掩膜层；
对硬掩膜层和SOI衬底的Poly-Si层进行光刻和刻蚀，刻蚀至顶硅层表面，在Poly-Si光栅区形成第一光栅结构；
对第一光栅结构对应的顶硅层和Si光栅区的顶硅层进行刻蚀，形成Poly-Si光栅和Si光栅，制得耦合光栅。
2.根据权利要求1所述的耦合光栅的制备方法，其特征在于，所述对硬掩膜层和Poly-Si层进行光刻和刻蚀，刻蚀至顶硅层表面，在Poly-Si光栅区形成第一光栅结构包括如下步骤：
在硬掩膜层远离SOI衬底一侧形成第一光刻胶层；
对第一光刻胶层、硬掩膜层和Poly-Si层进行光刻和刻蚀，刻蚀至顶硅层表面，去除第一光刻胶层，在Poly-Si光栅区形成第一光栅结构。
3.根据权利要求1所述的耦合光栅的制备方法，其特征在于，所述对第一光栅结构对应的顶硅层和Si光栅区的顶硅层进行刻蚀，形成Poly-Si光栅和Si光栅包括如下步骤：
在第一光栅结构和顶硅层形成第二光刻胶层；
对第一光栅结构和Si光栅区对应的第二光刻胶层进行光刻和显影，使得第一光栅结构区域打开，在Si光栅区内将第二光栅结构图形转移至第二光刻胶层；
利用硬掩膜层和第二光刻胶层作为刻蚀阻挡层对第一光栅结构对应的顶硅层和第二光栅结构对应的顶硅层进行刻蚀，去除剩余的第二光刻胶层，形成Poly-Si光栅和Si光栅。
4.根据权利要求1至3任一项所述的耦合光栅的制备方法，其特征在于，所述Poly-Si光栅的厚度为198nm～242nm；所述Si光栅的厚度为63nm～77nm。
5.根据权利要求1至3所述的耦合光栅的制备方法，其特征在于，所述硬掩膜层为SiN层或SiO2层。
6.根据权利要求5所述的耦合光栅的制备方法，其特征在于，所述SiN层采用PECVD工艺或LPCVD工艺制成；
所述SiO2层采用PECVD或LPCVD工艺制成。
7.根据权利要求5所述的耦合光栅的制备方法，其特征在于，所述硬掩膜层的厚度为3nm～20nm。
8.根据权利要求5所述的耦合光栅的制备方法，其特征在于，所述形成Poly-Si光栅和Si光栅之后，制得耦合光栅之前还包括如下步骤：清洗去除剩余的硬掩膜层。
9.根据权利要求8所述的耦合光栅的制备方法，其特征在于，所述硬掩膜层为SiN层，采用H3PO4清洗去除剩余的硬掩膜层；
所述硬掩膜层为SiO2层，采用HF清洗去除剩余的硬掩膜层。
10.根据权利要求1至3任一项所述的耦合光栅的制备方法，其特征在于，所述SOI衬底包括层叠的Si基底、埋氧层和顶硅层，所述SOI衬底的制备方法包括如下步骤：
提供一Si基底；
在Si基底的表面形成埋氧层和顶硅层。
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