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CN110098124A - 功率半导体器件和用于制造功率半导体器件的方法 - Google Patents

功率半导体器件和用于制造功率半导体器件的方法 Download PDF

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CN110098124A
CN110098124A CN201811510348.XA CN201811510348A CN110098124A CN 110098124 A CN110098124 A CN 110098124A CN 201811510348 A CN201811510348 A CN 201811510348A CN 110098124 A CN110098124 A CN 110098124A
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CN
China
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region
groove
conductivity type
trench
power semiconductor
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CN201811510348.XA
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洪性兆
姜守昶
杨河龙
徐永浩
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MagnaChip Semiconductor Ltd
Original Assignee
MagnaChip Semiconductor Ltd
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Abstract

公开了功率半导体器件和用于制造功率半导体器件的方法。该方法包括：在半导体衬底中形成沟槽；在沟槽中形成栅极绝缘膜和栅电极；将第一导电类型杂质注入至半导体衬底中，以形成第一导电类型基体区；将第二导电类型杂质注入至半导体衬底的表面上，以形成第二导电类型源极区；在沟槽中形成层间绝缘膜；将第一导电类型杂质注入至半导体衬底的表面上，以形成第一导电类型高掺杂基体接触区；暴露沟槽的侧表面的一部分；以及形成与沟槽的所暴露的侧表面接触的源极金属。

Description

功率半导体器件和用于制造功率半导体器件的方法
相关申请的交叉引用
本申请要求2018年1月30日向韩国知识产权局提交的韩国专利申请第10-2018-0011648号的权益，其全部公开内容通过引用并入本文以用于所有目的。
技术领域
下面的描述涉及一种功率半导体器件，其中减少了回跳现象(snapbackphenomenon)和单元间距(cell pitch)。下面的描述还涉及一种用于制造这样的功率半导体器件的方法。
背景技术
随着移动设备的普及，与向移动设备供电的电池相关的技术变得越来越重要。近年来，根据向移动设备供电的目的，通常使用能够放电或充电的二次电池。因此，根据电池规范，应该在二次电池中设置电池保护电路，该电池保护电路被配置成管理电池的放电和充电所需的电压和电流。
因此，电池保护电路还可以执行例如运行时间预测的功能和其他类似的功能，以及控制电压和电流的充电和放电的功能。为了实现上述功能，可以通过串联或并联地连接一个或更多个电池单元来配置电池保护电路。
因为电池保护电路用作为用于使电流通过或阻挡的闸，根据是否正在进行二次电池的充电或放电，要求电池保护电路在被激活时具有相对低的电阻值以允许电流通过，并且要求其在未被激活时具有高的击穿电压性能以阻挡电流，从而即使在高操作电压下也防止击穿。
具有沟槽并且在这样的电池保护电路中采用的功率半导体器件被广泛地用作为构成电池保护电路的部件，原因在于以下优点：通过这样的高集成度可以实现低导通电阻(Ron)。然而，由于寄生负-正-负(NPN)晶体管的使用，在替选的功率半导体器件中可能会出现回跳现象。在这样的示例中，问题在于：这种回跳现象引发低于所设计的击穿电压(BVdss)的击穿电压，导致替选的功率半导体器件的操作特性的劣化。
发明内容
本发明内容被提供以便以简化形式介绍一系列概念，所述概念在以下具体实施方式中进一步地描述。本发明内容并不意图标识所要求保护的主题的关键特征或必要特征，也不意图用作帮助确定所要求保护的主题的范围。
在一个一般的方面中，一种用于制造功率半导体器件的方法包括：在半导体衬底中形成沟槽；在沟槽中形成栅极绝缘膜和栅电极；将第一导电类型杂质注入至半导体衬底中，以形成第一导电类型基体区；将第二导电类型杂质注入至半导体衬底的表面上，以形成第二导电类型源极区；在沟槽中形成层间绝缘膜；将第一导电类型杂质注入至半导体衬底的表面上，以形成第一导电类型高掺杂基体接触区；暴露沟槽的侧表面的一部分；以及形成与沟槽的所暴露的侧表面接触的源极金属。
暴露沟槽的侧表面的一部分可以包括：蚀刻层间绝缘膜的一部分，以同时暴露第二导电类型源极区和第一导电类型高掺杂基体接触区，并且层间绝缘膜可以仅设置在沟槽的内部处。
仅是第一导电类型高掺杂基体接触区可以通过台面区域的顶表面而暴露，该台面区域被限定在该沟槽与另一沟槽之间。
第一导电类型高掺杂基体接触区和第二导电类型源极区可以通过台面区域的顶表面而暴露，该台面区域被限定在沟槽与另一沟槽之间。
暴露的沟槽的侧表面的一部分可以包括：使用没有单独掩模的全面蚀刻来蚀刻层间绝缘膜的一部分。
第二导电类型源极区可以沿着沟槽的侧表面形成，并且与台面区域的顶表面间隔一定距离，该台面区域被限定在该沟槽与另一沟槽之间。
源极金属可以形成为与沟槽的侧表面、第二导电类型源极区和第一导电类型高掺杂基体接触区接触。
在另一个一般的方面中，功率半导体器件包括：半导体衬底；在半导体衬底中形成的沟槽；被限定在相邻沟槽之间的台面区域；在沟槽中的每个沟槽的内壁上设置的栅极绝缘膜；在栅极绝缘膜上设置的栅电极；在台面区域的上部处设置的第一导电类型高掺杂基体接触区；与台面区域的顶表面间隔一定距离、并且沿沟槽中的每个沟槽的侧表面布置的第二导电类型源极区；被设置成与第一导电类型高掺杂基体接触区和第二导电类型源极区接触的第一导电类型基体区；以及被设置成与台面区域的侧表面、第二导电类型源极区和第一导电类型高掺杂基体接触区接触的源极金属。
第一导电类型高掺杂基体接触区和第二导电类型源极区可以与沟槽中的每个沟槽的侧表面接触。
器件还可以包括在沟槽中的每个沟槽的内部处设置的层间绝缘膜。
源极金属可以与层间绝缘膜接触。
层间绝缘膜的最上部的高度水平可以低于第二导电类型源极区的最上部的高度水平。
第二导电类型源极区可以被设置成沿着沟槽中的每个沟槽的侧表面在沟槽中的每个沟槽的深度方向上延伸。
仅是第一导电类型高掺杂基体接触区可以通过台面区域的顶表面暴露。
第二导电类型源极区和第一导电类型高掺杂基体接触区可以通过台面区域的顶表面暴露。
在沟槽中的一个沟槽处设置的第二导电类型源极区可以与在相邻于所述一个沟槽的沟槽处设置的第二导电类型源极区间隔开。
栅电极可以连接至栅极焊盘。
根据下面的详细描述、附图和权利要求书，其他特征和方面将是明显的。
附图说明
图1是示出具有双n沟道的功率半导体的电流路径的电路图。
图2是示出根据示例的功率半导体器件的透视图。
图3是示出根据示例的功率半导体器件的截面图。
图4是沿图2的线A-A’截取的截面图。
图5A至图5J是示出根据示例的用于制造功率半导体器件的方法的图。
图6是示出根据另一示例的功率半导体器件的截面图。
在附图和详细描述中，相同的附图标记指代相同的元件。附图可能不按比例，并且为了清楚、图示和方便，可能夸大附图中的元件的相对尺寸、比例和描绘。
具体实施方式
提供了以下详细描述以帮助读者获得对本文中描述的方法、设备和/或系统的全面理解。然而，在理解本申请的公开内容之后，本文中描述的方法、设备和/或系统的各种改变、修改和等同物将是明显的。例如，除了必须以特定顺序发生的操作之外，本文中描述的操作的顺序仅是示例，并不限于本文中阐述的那些，而是在理解本申请的公开内容之后变得明显，并且可以改变。此外，为了增加清楚和简洁，可以省略本领域已知的特征的描述。
本文中描述的特征可以以不同的形式来实现，并且不被理解为限于本文中描述的示例。而且，在理解本申请的公开内容之后将变得明显的是：提供本文中所描述的示例仅仅是为了说明实现本文中描述的方法、设备和/或系统的许多可能方式中的一些方式。
在说明书中，当例如层、区域或衬底的元件被描述为“在”另一元件“上”、“接连至”或“耦接至”另一元件时，其可以是直接“在”另一元件“上”、直接“连接至”或直接“耦接至”另一元件，或者可以存在着介于其间的一个或多个其他元件。相比之下，当元件被描述为“直接在”另一元件“上”、“直接连接至”或“直接耦接至”另一元件时，不存在介于其间的其他元件。
如本文中所使用的，术语“和/或”包括相关的所列项中的任意一个，以及所列项中的任意两个或更多个的任意组合。
尽管在本文中可以使用例如“第一”、“第二”和“第三”的术语来描述各种构件、部件、区域、层或部分，但这些构件、部件、区域、层或部分不受这些术语限制。而且，这些术语仅用于区别一个构件、部件、区域、层或部分与另一构件、部件、区域、层或部分。因此，在不脱离示例的教示的情况下，在本文所描述的示例中指代的第一构件、部件、区域、层或部分还可以被称为第二构件、部件、区域、层或部分。
为了便于描述，在本文中可以使用空间相对术语，例如“在…上方”、“上面的”、“在…下方”和“下面的”，来描述图中所示的一个元件与另一元件的关系。除了附图中描绘的取向之外，这样的空间相对术语意图包括使用或操作中的器件的不同取向。例如，如果附图中的器件被翻转，则相对于另一元件被描述为“在…上方”或“上面的”的元件将相对于该另一元件“在..下方”或是“下面的”。因此，根据器件的空间取向，术语“在…上方”包括上方和下方的取向两者。器件还可以以其他方式(例如，旋转90度或者在其他取向上)取向，并且相应地解释本文中使用的空间相对术语。
本文中使用的术语仅是为了描述各种示例，并且不用于限制本公开。除非上下文另有明确指示，否则冠词“一”、“一个”和“该”也意图包括复数形式。术语“包含”、“包括”和“具有”指定存在所述的特征、数量、操作、构件、元件和/或其组合，但不排除存在或添加一个或多个其他特征、数量、操作、构件、元件和/或其组合。
由于制造技术和/或偏差，可能出现附图中所示的形状的变化。因此，在本文中描述的示例不限于附图中示出的特定形状，而是包括在制造期间发生的形状改变。
在理解本申请的公开内容之后将变得明显的是：在本文中描述的示例的特征可以以各种方式组合。此外，在理解本申请的公开内容之后将变得明显的是：尽管本文中描述的示例具有多种构造，但其他构造也是可能的。
本文中使用的例如“第一导电类型”和“第二导电类型”的表述可以指代相反的导电类型，例如N导电类型和P导电类型，并且使用这种表述的本文中所描述的示例还包括互补示例。例如，第一导电类型是N并且第二导电类型是P的示例包括第一导电类型是P并且第二导电类型是N的示例。
此外，将参照作为本发明的理想示例性图的截面图和/或平面图来描述本文中描述的示例。在附图中，夸大了膜和区域的厚度以有效地描述技术内容。因此，可以通过制造技术和/或偏差来修改示例性图的形状。因此，示例不限于附图中示出的特定形状，并且包括根据制造工艺生产的形状的替代。例如，在附图中以直角示出的蚀刻区域可以是倒圆的(rounded)，或者可以具有特定曲率的形状。因此，附图中的说明性区域具有示意性属性，并且附图中的说明性区域的形状意图说明器件的区域的特定形状，并且不意图限制本示例的范围。
本示例的目标是提供一种具有如下结构的功率半导体器件：该结构能够防止由于形成寄生NPN晶体管而引起的击穿电压的降低。
本示例的另一目标是提供一种具有如下结构的功率半导体器件：在该结构中，沟槽之间的临界尺寸(CD)被减小以使得可以降低功率半导体器件的单元间距。
本示例的其他特征和优点可以通过考虑以下描述来理解，并且通过参考示例而变得明显。此外，对本示例所属领域的技术人员来说明显的是：可以通过使用所呈现的示例及其组合来实现本示例的目标和优点。
图1是示出具有双n沟道的功率半导体的电流路径的电路图。
图1示出了根据示例的功率半导体器件所应用于的具有双n沟道的功率半导体的电路图。在图1的示例中，功率半导体具有如下结构：该结构包括第一半导体器件10a、第二半导体器件10b和由第一半导体器件10a和第二半导体器件10b共同使用的漏电极20。第一半导体器件10a具有第一n型沟道。因此，在第一半导体器件10a处设置有第一源极金属S1、第一漏电极D1和第一栅电极G1。类似地，第二半导体器件10b具有第二n型沟道，并且在第二半导体器件10b处设置有第二源极金属S2、第二漏电极D2和第二栅电极G2。第一半导体器件10a的第一源极金属S1与第二半导体器件10b的第二源极金属S2电分离。相比之下，第一漏电极D1和第二漏电极D2通过公共漏电极20彼此电连接。在图1的示例中，采用了用作为功率半导体器件或电源管理集成电路(PMIC)的半导体，以作为第一半导体器件10a和第二半导体器件10b。例如，可以使用垂直型沟槽金属氧化物半导体场效应晶体管(MOSFET)器件或绝缘栅极双极晶体管(IGBT)器件作为第一半导体器件10a和第二半导体器件10b。替选地，可以使用功率互补金属氧化物半导体(CMOS)器件或功率横向扩散金属氧化物半导体(LDMOS)器件作为第一半导体器件10a和第二半导体器件10b。
在选择半导体器件时要考虑的因素是：半导体器件的成功操作需要低电阻。因为第一半导体器件10a和第二半导体器件10b彼此连接，所以重要的是降低公共漏电极20的电阻。因此，在示例中，当第一半导体器件10a和第二半导体器件10b处于接通状态(switchingON state)时，第一源极金属S1和第二源极金属S2之间的电阻被配置成达到10mΩ或更小的值。
如图1的示例中所示，虚线箭头对应于当功率半导体处于导通状态时的电流路径。当第一半导体器件10a和第二半导体器件10b导通时，在经由第一半导体器件10a的第一源极金属S1、第一半导体器件10a的第一漏电极D1、公共漏电极20、第二半导体器件10b的第二漏电极D2以及第二半导体器件10b的第二源极金属S2的方向上形成电流路径。必要时，还在相反的方向上形成电流路径。即，在经由第二半导体器件10b的第二源极金属S2、第二半导体器件10b的第二漏电极D2、公共漏电极20、第一半导体器件10a的第一漏电极D1以及第一半导体器件10a的第一源极金属S1的方向上出现电流流动。如上所述，在这样的示例中，存在如下优点：可以在两个方向上出现电流流动。包括这种双n沟道的功率MOSFET器件或功率半导体具有延长小型设备的电池寿命的优点。因此，在图1的示例中，电流流动总会通过具有电流路径中的最长路径的公共漏电极20。因此，重要的是降低公共漏电极20的电阻。因此，在第一半导体器件10a和第二半导体器件10b处于接通状态的示例中，第一源极金属S1与第二源极金属S2之间的电阻被形成为达到10mΩ或更小的值，并且此外，达到5mΩ或更小的值。
此外，齐纳二极管16和18分别形成在栅极输入端子30a与源极输入端子40a之间，以及栅极输入端30b与源极输入端40b之间。齐纳二极管16或18均与齐纳二极管的其他示例类似，并且被用在如下半导体器件中：该半导体器件被设计成保护对瞬时高电压敏感的电子设备。也就是说，每个齐纳二极管16或18是如下元件：该元件用于保护容易受到由静电放电(ESD)、感应负载开关(inductive load switching)或感应雷电放电(inducedlightning discharge)而产生的瞬时电气状态影响的电路。当这样的压力(例如ESD或类似压力)流至栅极输入端子30a和30b中时，齐纳二极管16和18在从栅极输入端子30a和30b朝向源极输入端子40a和40b的方向上传递电流。齐纳二极管具有与一般二极管的结构类似的PN结结构，但是具有非常低且恒定的击穿电压特性，使得在具有等于或大于预定值的值的击穿电压被反向施加至齐纳二极管时电流流动。齐纳二极管利用齐纳击穿和电子雪崩击穿现象，其中齐纳击穿是在5.6V或更低时发生的主要特征，并且电子雪崩击穿是在5.6V或更高时发生的主要特征。因此，使用齐纳二极管来保护电路元件不受过电压的影响。也就是说，当高电压或高电流的ESD压力流入时，齐纳二极管必然保护相关电路元件。因此，在图1的示例中，使用齐纳二极管16和18来保护第一栅电极G1和第二栅电极G2。此外，在图1的示例中，在栅极输入端子30a与第一栅电极G1之间，以及在栅极输入端子30b与第二栅电极G2之间还分别布置有电阻器15和17。做出电阻器15和17的这种布置以保护第一栅电极G1和第二栅电极G2不受压力电流(例如ESD或类似电流)流入栅极输入端30a和30b的影响。也就是说，通过增加在第一栅电极G1和第二栅电极G2中的每个的前级处的电阻来防止ESD压力流至第一栅电极G1和第二栅电极G2中。在具体示例中，电阻器15和17分别由非硅化多晶硅形成，以增大电阻器15和17的电阻。
图2是示出根据示例的功率半导体器件的透视图。
参考图2的示例，功率半导体器件10包括半导体衬底100、沟槽200、栅电极250、第一导电类型基体区(body region)300、第一导电类型高掺杂基体接触区350、第二导电类型源极区400以及层间绝缘膜280。
在图2的示例中，半导体衬底100例如是外延层(epi-layer)或硅衬底。半导体衬底100包括第二导电类型漏极区110和漂移区130。例如，第二导电类型漏极区110是掺杂有n型杂质的区域。第二导电类型漏极区110设置在半导体衬底100上。此外，第二导电类型漏极区110连接至公共漏电极20。
此外，漂移区130设置在半导体衬底100上方。漂移区130设置在第二导电类型漏极区110上。漂移区130可以是第二导电类型漂移区。例如，第二导电类型可以是n型。在这样的示例中，漂移区130是外延地沉积的外延层。这种工艺在晶体衬底上沉积晶体覆层。为了承受高电压，漂移区130例如是以比第二导电类型漏极区110的浓度低的浓度掺杂的外延层。漂移区130被配置成提高功率半导体器件10的击穿电压。因此，以低浓度掺杂的漂移区130基于如下原理来提高击穿电压性能：当杂质的掺杂浓度在PN结处降低时击穿电压增大。因此，根据功率半导体器件10的规范需求来确定漂移区130的厚度和漂移区130的杂质的掺杂浓度。
在图2的示例中，在漂移区130中设置有沟槽200。设置多个沟槽200以形成沟槽MOSFET结构。在这样的示例中，限定了台面区域(mesa region)220，每个台面区域220在沟槽200之间。在台面区域220中形成基体区300和基体接触区350。例如，台面区域220是有源区域。
栅电极250设置在多个沟槽200中的每一个的内部。例如，栅电极250由多晶硅(poly-Si)制成。此外，栅电极250连接至栅极焊盘30。就电路而言，栅极焊盘30对应于如图1的示例中所示的第一栅电极G1和第二栅电极G2中的每个。在沟槽200的内壁与栅电极250之间设置有栅极绝缘膜255。在示例中，栅极绝缘膜255由例如硅氧化物(SiO2)、硅氮化物(SiN)的材料或者类似的绝缘材料制成。在栅电极250的顶表面上设置有层间绝缘膜280。层间绝缘膜280用于将下面所进一步描述的源极金属500与栅电极250电绝缘。同样，层间绝缘膜280由例如硅氧化物(SiO2)、硅氮化物(SiN)的材料或者类似的绝缘材料制成。
在图2的示例中，第一导电类型基体区300设置在半导体衬底100上方。第一导电类型基体区300还设置在漂移区130上。例如，第一导电类型是p型。因此，第一导电类型基体区300例如是以低浓度的第一导电类型杂质掺杂的第一导电类型沟道区。
例如，第一导电类型高掺杂基体接触区350设置在第一导电类型基体区300上。在这样的示例中，第一导电类型高掺杂基体接触区350与沟槽200的侧表面的上部接触。例如，第一导电类型高掺杂基体接触区350是以比第一导电类型基体区300的掺杂浓度高的浓度掺杂的区域。在一个示例中，第一导电类型高掺杂基体接触区350是p+基体区，并且第一导电类型基体区300相应地是p-基体区。在这样的示例中，第一导电类型高掺杂基体接触区350通过台面区域220暴露，并且与第二导电类型源极区400接触。此外，在示例中，仅有第一导电类型高掺杂基体接触区350通过台面区域220暴露。也就是说，第一导电类型高掺杂基体接触区350被填充直至台面区域220的上部区域和角部区域。因此，第一导电类型高掺杂基体接触区350的分布区域根据p型杂质的掺杂浓度和相应的处理方法而改变。同样，第一导电类型高掺杂基体接触区350电连接至源极金属500。在这样的示例中，第一导电类型基体区300和第一导电类型高掺杂基体接触区350一起被称为第一导电类型基体区。
在图2的示例中，第二导电类型源极区400被设置在沟槽200的侧表面处。例如，第二导电类型源极区400与沟槽200的侧表面的上部接触。此外，例如，第二导电类型源极区400设置在沟槽200的侧表面处，以在沟槽200延伸的深度方向上延伸。因为第二导电类型源极区400沿沟槽200的深度方向延伸，所以相应地减小了作为源极与漏极之间距离的沟道长度。由于沟道长度的减小，减小了导通电阻(RDson)。在这样的示例中，第二导电类型源极区400与设置在沟槽200内部的栅极绝缘膜255和层间绝缘膜280接触。此外，在这样的示例中，第二导电类型源极区400的最上部具有比层间绝缘膜280的最上部的高度水平高的高度水平。因此，第二导电类型源极区400的一部分通过沟槽200暴露。此外，在这样的示例中，源极金属500设置在层间绝缘膜上280上，并且第二导电类型源极区400与源极金属500接触，源极金属500的一部分布置在沟槽200的内部。
根据示例的功率半导体器件10用作n沟道沟槽MOSFET。当在导通操作期间正(+)电压被施加至栅电极250的栅极焊盘30时，电子在沟槽200的侧表面上积累。结果，在第一导电类型基体区300内部形成如下沟道：所述沟道是电子的反转层(inversion layer)。此时，当通过操作电压将负(-)电压施加至源极金属500并且将正(+)电压施加至公共漏电极20时，经由源极金属500注入的电子通过第二导电类型源极区400。电子经由在第一导电类型基体区300中形成的沟道到达漂移区130，并且然后流入第二导电类型漏极区110和公共漏电极20中。
当在关断操作期间负(-)电压被施加至栅电极250的栅极焊盘30时，结果是反转沟道消失。此时，在源极金属500与公共漏电极20之间流动的电流被电子的存在阻挡，并且因此功率半导体器件10不进一步操作。
根据示例，因为第二导电类型源极区400所分布的区域被限制于沟槽200的侧表面，所以可以形成第二导电类型源极区400彼此分离的结构。因此，大部分的台面区域被第一导电类型高掺杂体接触基区350占据，并且以此方式防止了由寄生NPN晶体管引起的击穿电压的降低。
此外，在示例中不一定使用在替选技术中所使用的允许源极金属500和第一导电类型区域的接触凹陷蚀刻(contact recess etching)来防止由寄生NPN晶体管引起的击穿电压的降低，因此可以简化工艺。
此外，因为没有单独地形成接触凹陷区域，所以降低了沟槽200之间的CD，使得还降低了功率半导体器件10的单元间距。因此，因为在同一区域中形成了更多的有源区域，所以降低了导通电阻(RDson)，使得功率半导体器件10的效率相应地增大。
此外，在图2的示例中，第二导电类型源极区400在沟槽200的深度方向上沿着沟槽200的侧表面形成，使得沟道长度减小。随着沟道长度减小，还降低了导通电阻(RDson)，使得功率半导体器件10的效率增大。
图3是示出根据示例的功率半导体器件10的截面图。为了简化描述，将省略仅仅是重复图2的描述的详细描述。
参考图3的示例，第一导电类型基体区300和第一导电类型高掺杂基体接触区350布置在沟槽200之间的台面区域220中。例如，每个沟槽200具有在从第一导电类型基体区300朝向漂移区130的方向上延伸的凹陷的形状。也就是说，沟槽200在从第一导电类型基体区300朝向漂移区130的方向上延伸。此外，第一导电类型高掺杂基体接触区350布置在第一导电类型基体区300上。因此，第一导电类型高掺杂基体接触区350形成为覆盖第二导电类型源极区400。此外，第一导电类型高掺杂基体接触区350将布置在一个沟槽200的侧表面上的第二导电类型源极区400与布置在另一沟槽200的侧表面上的第二导电类型源极区400分离。此外，第一导电类型高掺杂基体接触区350填充在台面区域220的上部和边缘中，这防止第二导电类型源极区400通过台面区域220的顶表面而暴露。换句话说，通过台面区域220仅暴露第一导电类型高掺杂基体接触区350。因此，大部分的台面区域220被第一导电类型高掺杂基体接触区350占据，使得相应地防止了由寄生NPN晶体管引起的击穿电压的降低。
总之，因为仅是第一导电类型高掺杂基体接触区350形成在台面区域220的顶表面上，所以源极金属500通过台面区域220的顶表面仅与第一导电类型高掺杂基体接触区350接触。相比之下，在这样的示例中，第二导电类型源极区400、第一导电类型高掺杂基体接触区350和源极金属500在台面区域220的侧表面上同时彼此接触。换句话说，通过沟槽200的侧表面暴露的第二导电类型源极区400、第一导电类型高掺杂基体接触区350和源极金属500被布置成彼此接触。
在图3的示例中，源极金属500设置在层间绝缘膜280上。源极金属500被布置成与沟槽200的侧表面、第二导电类型源极区400和第一导电类型高掺杂基体接触区350接触。例如，源极金属500可以由钛(Ti)、钛氮化物(TiN)和铝(Al)的合金制成。然而，这些仅是示例并且可以使用具有适当特性的其他材料。替选地，源极金属500可以由金(Au)、铂(Pt)、或铝(Al)和硅(Si)的合金制成。然而，构成源极金属500的材料不一定限于这些候选材料。
第二导电类型源极区400通过沟槽200部分暴露，并且电连接至布置在沟槽200内部的源极金属500。第二导电类型源极区400形成并且与台面区域220的顶表面间隔预定距离，并且沿着沟槽200的侧表面布置。在这样的示例中，第二导电类型源极区400的最上部具有比层间绝缘膜280的最上部的高度水平高的高度水平，并且第二导电类型源极区400的最下部低于栅电极250的最上部。也就是说，在这样的示例中，第二导电类型源极区400具有在沟槽200延伸的深度方向上延伸的形状，并且与沟槽200的侧表面接触。
图4是沿图2的线A-A'截取的截面图。为了简化描述，省略了冗余描述。
参考图2和图4的示例，第二导电类型源极区400和第一导电类型高掺杂基体接触区350形成在第一导电类型基体区300上。然而，第二导电类型源极区400布置在第一导电类型层中。例如，第二导电类型源极区400布置在第一导电类型高掺杂基体接触区350与第一导电类型基体区300之间。替选地，第二导电类型源极区400设置在第一导电类型高掺杂基体接触区350中。
在这样的示例中，第二导电类型源极区400没有通过第一导电类型高掺杂基体接触区350而暴露于台面区域。此外，因为第二导电类型源极区400部分地仅存在于沟槽200的侧表面上，大部分的台面区域被第一导电类型高掺杂基体接触区350占据，使得防止了由寄生NPN晶体管引起的击穿电压的降低。
图5A至图5J是示出了根据示例的用于制造功率半导体器件的方法的图。
参考图5A的示例，形成了第二导电类型的漂移区130。轻掺杂外延层被厚沉积在裸衬底上，以形成包括漂移区130的半导体衬底100。替选地，通过在薄的、重掺杂的外延层上方形成厚的、轻掺杂的外延层来形成半导体衬底100。例如，薄的、重掺杂的外延层是第二导电类型漏极区110，并且厚的、轻掺杂的外延层是漂移区130。
在这样的示例中，然后，使用干蚀刻来形成多个沟槽200。沟槽200在从漂移区130朝向第二导电类型漏极区110的方向上凹陷。此时，沟槽200的深度例如在1μm至5μm的范围内。此外，当形成了多个沟槽200时，半导体衬底100被蚀刻成保持85度至89度的范围内的倾斜。在这样的示例中，在多个沟槽200之间设置的有源区域被限定为台面区域220。下面进一步描述的台面区域220是其中形成第一导电类型高掺杂基体接触区和第二导电类型源极区的区域。
参考图5B的示例，在沟槽200的内壁上形成栅极绝缘膜255，并且在栅极绝缘膜255上形成栅电极250。例如，通过热氧化来形成栅绝缘摸255。为了使阈值电压在约1.0V至约1.2V的范围内，栅极绝缘摸255被形成为具有在20nm至100nm的范围内的厚度。例如，为了形成栅电极250，使用多晶硅。此时，在制造工艺中，为了控制栅电极250的电阻，可以选择掺杂的多晶硅(掺杂的poly-Si)或未掺杂的多晶硅(未掺杂的poly-Si)作为管理栅电极的电阻的方式。
参考图5C的示例，对沉积直至沟槽200外部的栅电极250进行蚀刻。在这样的示例中，设置在沟槽200外部的栅电极250被蚀刻成使栅电极250布置在沟槽200内。例如，经蚀刻的栅电极250的厚度被设置成在500nm至1000nm的范围内。在这样的示例中，沟槽200的上部没有用栅电极250填充。因为栅电极250凹陷入沟槽200中，所以暴露了台面区域220的顶表面220t和侧表面220s。例如，台面区域220的顶表面220t被暴露至半导体衬底100的外侧。在制造工艺期间，改变击穿电压、沟道深度和欧姆接触值。根据构成栅电极250的多晶硅的厚度来改变这些量，使得在将功率半导体器件的操作特性考虑在内的情况下控制栅电极250的厚度。
参考图5D的示例，执行p型杂质的注入以形成第一导电类型基体区300。被注入以形成轻掺杂第一导电类型基体区300的剂量和能量被控制成适于阈值电压和导通电阻(RDson)的特性。
参考图5E的示例，执行将高浓度n型杂质注入至第一导电类型基体区300的上部中，以形成第二导电类型源极区400。因此，第二导电类型源极区400形成为沿着台面区域220的上部的侧表面220s和沟槽200的侧表面更长。第二导电类型源极区400形成在台面区域220的顶表面上。此外，在这样的示例中，第二导电类型源极区400具有沿着沟槽200的侧表面在沟槽200的深度方向上延伸的结构。利用上述结构，长的第二导电类型源极区400形成在第一导电类型基体区300内，使得可以减小沟道长度，并且可以减小阈值电压。此外，这种结构减小导通电阻(RDson)。在图5E的示例中，通过例如n+光刻步骤(n+photo step)的工艺而形成的n+掩模图案被使用，以便形成第二导电类型源极区400。在此处，n型杂质的浓度大于被注入以形成第一导电类型基体区300的p型杂质的浓度。例如，n型杂质的浓度在1.0E14/cm2至1.0E16/cm2的范围内，并且离子注入能量在60keV至80keV的范围内。
参考图5F的示例，覆盖沟槽200的内壁的一部分和第二导电类型源极区400的一部分的栅极绝缘膜255被去除。因为栅极绝缘膜255被去除，所以第二导电类型源极区400的一部分通过沟槽200的内壁暴露。换句话说，在台面区域220的侧表面220s上形成的第二导电类型源极区400的一部分在制造工艺的这部分期间被暴露。
随后，在沟槽200的内部中和第二导电类型源极区400上形成层间绝缘层膜280。因此，层间绝缘膜280布置在沟槽200内部的栅电极250上。例如，层间绝缘层280包括化学气相沉积(CVD)绝缘膜(HLD)。在这样的示例中，层间绝缘膜280具有在0.3μm至0.5μm范围内的厚度。
参考图5G的示例，执行接触光刻(contact photo)工艺和接触蚀刻以暴露第二导电类型源极区400。在这样的示例中，通过层间绝缘层280的蚀刻来去除覆盖台面区域220的层间绝缘层280。当第二导电类型源极区400被暴露时，蚀刻停止。也就是说，在这样的示例中，当蚀刻层间绝缘膜280时，使用终点检测(EPD)技术来潜在地指定蚀刻的结束时间。
接触蚀刻使用不需要掩模图案的自对准接触(SAC)蚀刻。在接触蚀刻中，台面区域200潜在地暴露，甚至在仅执行第一干蚀刻或湿蚀刻时也是如此。因此，层间绝缘膜280的顶表面的高度大体上等于台面区域220的顶表面220t的高度。
参考图5H的示例，p型杂质被注入以形成第一导电类型高掺杂基体接触区350。例如，p型杂质被注入以使得第二导电类型源极区400被完全地反向掺杂。在这样的示例中，p型杂质的浓度高于被注入以形成第二导电类型源极区400的n型杂质的浓度。例如，p型杂质的浓度在3.0E15/cm2至1.0E16/cm2的范围内，并且掺杂能量在40keV至60keV的范围内。因为关于p型杂质执行反向掺杂，所以第二导电类型源极区400被第一导电类型高掺杂基体接触区350分离。也就是说，第二导电类型源极区400部分地仅保留在沟槽200的侧面上。因此，形成了如下结构：第一导电类型高掺杂基体接触区350通过台面区域220的区域暴露，但第二导电类型源极区400不被暴露在台面区域200的区域中。
然后，在示例中，执行退火，以激活n型杂质和p型杂质。
参考图5I的示例，执行对层间绝缘层280的蚀刻，以形成与第二导电类型源极区400和第一导电类型高掺杂基体接触区350接触的源极金属500。因此，第二导电类型源极区400的一部分通过沟槽200暴露。同样，使用没有单独掩模的等离子全面蚀刻(plasmablanket etching)来执行对层间绝缘层280的蚀刻。因此，层间绝缘层280在沟槽200的深度方向上凹陷。在图5I的示例中，层间绝缘层280的最上部的高度水平低于通过蚀刻层间绝缘膜280而形成的台面区域220的顶表面的高度水平。因此，第二导电类型源极区400的最上部具有比层间绝缘层280的最上部的高度水平高的高度水平。由于这种高度关系，在台面区域220中没有形成接触孔或接触沟槽。
参考图5J的示例，源极金属500形成并且与第一导电类型高掺杂基体接触区350和第二导电类型源极区400电连接。在这样的示例中，源极金属500与沟槽200的侧表面接触。此外，通过沟槽200的侧表面220s暴露的第二导电类型源极区400、第一导电类型高掺杂基体接触区350和源极金属500形成为彼此接触。因为仅是第一导电类型高掺杂基体接触区350形成在台面区域220的顶表面220t上，所以源极金属500和第一导电类型高掺杂基体接触区350沿台面区域220的顶表面220t彼此接触。换句话说，仅是第一导电类型高掺杂基体接触区350沿着台面区域220的顶表面220t暴露至外部。另一方面，第二导电类型源极区400、第一导电类型高掺杂基体接触区350和源极金属500在台面区域200的侧表面220s上同时彼此接触。例如，由钛(Ti)、钛氮化物(TiN)和铝(Al)制成的合金被沉积以形成源极金属500。然而，构成源极金属500的材料不限于这些材料，并且可以使用其他适当的金属作为源极金属500。
此外，可选地形成保护膜，以改善有缺陷和有问题的现象(例如软击穿电压)，以及防止水渗透。例如，以覆盖源极金属500的结构形成保护膜。保护膜可能具有如下结构：在该结构中，依次沉积四乙氧基硅烷(TEOS)膜(其是一种氧化物膜)以及硅氮化物(SiN)膜。然而，可以使用其他结构和材料来设置保护膜。
根据示例，不需要单独的蚀刻来使得源极金属500和第一导电类型高掺杂基体接触区350沿着沟槽200之间的台面区域220彼此接触。因此，简化了制造功率半导体器件10的工艺。
此外，根据示例的功率半导体器件10允许第二导电类型源极区400和源极金属500沿沟槽200彼此接触，并且允许第一导电类型高掺杂基体接触区350和源极金属500沿着台面区域220彼此接触。因此，在台面区域220中不需要允许源极金属500和第一导电类型高掺杂基体接触区350彼此接触的单独的凹陷区域。结果，在台面区域220中不形成接触孔或接触沟槽。因此，减小了作为沟槽200之间的距离的单元间距，并且在同一区域中形成了更大量的有源区域，使得导通电阻(RDson)减小并且功率半导体器件10的效率增大。
图6是示出根据另一示例的功率半导体器件的截面图。为了简化描述，将省略与图2的详细描述重复的详细描述。
参考图6的示例，第二导电类型源极区450具有沿着沟槽200的侧表面在沟槽200的深度方向上延伸的形状。第二导电类型源极区450的一部分在作为沟槽200之间的空间的台面区域220上暴露。因此，实现如下结构：在该结构中，第二导电类型源极区450和源极金属500在台面区域220上彼此直接接触。在图6的示例中，第二导电类型源极区450的最上部具有与第一导电类型高掺杂基体接触区350的最上部的高度水平大体上相等的高度水平。此外，第二导电类型源极区450的最上部具有比层间绝缘层280的最上部的高度水平高的高度水平。
根据示例，第二导电类型源极区450沿着沟槽200与源极金属500接触，并且沿着台面区域220与源极金属500接触。因此，容易实现第二导电类型源极区450与源极金属500之间的电连接。此外，台面区域220的大部分空间被第一导电类型高掺杂基体接触区350占据，使得防止了由寄生NPN晶体管的存在引起的击穿电压的降低。
根据示例，因为第二导电类型源极区所分布的区域被限制于沟槽的侧表面，所以可以形成第二导电类型源极区彼此分离的结构。因此，大部分的台面区域被第一导电类型高掺杂基体接触区占据，使得防止了由寄生NPN晶体管引起的击穿电压的降低。
此外，可以不需要用于允许源极金属与第一导电类型区域彼此直接接触的接触凹陷蚀刻来防止由寄生NPN晶体管引起的击穿电压的降低。因此，简化了制造工艺。
此外，因为没有单独地形成接触凹陷区域，所以可以减小沟槽之间的CD，使得功率半导体器件的单元间距减小。因此，因为可以在同一区域中形成更大量的有源区域，所以导通电阻(RDson)减小，使得功率半导体器件的效率增大。
此外，可以沿着沟槽的侧表面在沟槽的深度方向上形成第二导电类型源极区，使得沟道长度减小。因为沟道长度减小，所以导通电阻(RDson)减小，使得功率半导体器件的效率增大。
尽管本公开包括特定的示例，但在理解本申请的公开内容之后将变得明显的是：在不脱离权利要求及其等同物的精神和范围的情况下，可以在这些示例中作出形式和细节的各种改变。本文中描述的示例仅被认为是描述性的，并不是为了限制的目的。在每个示例中对特征或方面的描述被认为适用于在其他示例中的类似特征或方面。如果所描述的技术以不同的顺序执行，以及/或者如果所描述的系统、结构、装置或电路中的部件以不同的方式组合和/或由其他部件或其等同物代替或补充，可以获得合适的结果。因此，本公开的范围不由详细描述限定，而由权利要求及其等同物来限定，并且在权利要求及其等同物的范围内的所有变化将被理解为包括在本公开内。

Claims (17)

1.一种用于制造功率半导体器件的方法，所述方法包括：
在半导体衬底中形成沟槽；
在所述沟槽的内壁上形成栅极绝缘膜；
在所述栅极绝缘膜上形成栅电极；
将第一导电类型杂质注入至所述半导体衬底中，以形成第一导电类型基体区；
将第二导电类型杂质注入至所述半导体衬底的表面上，以形成第二导电类型源极区；
在所述沟槽中形成层间绝缘膜；
将所述第一导电类型杂质注入至所述半导体衬底的所述表面上，以形成第一导电类型高掺杂基体接触区；
暴露所述沟槽的侧表面的一部分；以及
形成与所述沟槽的所暴露的侧表面接触的源极金属。
2.根据权利要求1所述的方法，其中：
所述沟槽的侧表面的一部分的所述暴露包括：蚀刻所述层间绝缘膜的一部分，以同时暴露所述第二导电类型源极区和所述第一导电类型高掺杂基体接触区；以及
所述层间绝缘膜仅设置在所述沟槽的内部处。
3.根据权利要求1所述的方法，其中，仅所述第一导电类型高掺杂基体接触区通过台面区域的顶表面而暴露，所述台面区域被限定在所述沟槽与另一沟槽之间。
4.根据权利要求1所述的方法，其中，所述第一导电类型高掺杂基体接触区和所述第二导电类型源极区通过台面区域的顶表面而暴露，所述台面区域被限定在所述沟槽与另一沟槽之间。
5.根据权利要求1所述的方法，其中，所述沟槽的侧表面的一部分的所述暴露包括：使用没有单独掩模的全面蚀刻来蚀刻所述层间绝缘膜的所述一部分。
6.根据权利要求1所述的方法，其中，沿着所述沟槽的所述侧表面，所述第二导电类型源极区被形成，并且与台面区域的顶表面间隔一定距离，所述台面区域被限定在所述沟槽与另一沟槽之间。
7.根据权利要求1所述的方法，其中，所述源极金属被形成为与所述沟槽的侧表面、所述第二导电类型源极区和所述第一导电类型高掺杂基体接触区接触。
8.一种功率半导体器件，包括：
半导体衬底；
在所述半导体衬底中形成的沟槽；
被限定在相邻沟槽之间的台面区域；
在所述沟槽中的每个沟槽的内壁上设置的栅极绝缘膜；
在所述栅极绝缘膜上设置的栅电极；
在所述台面区域的上部处设置的第一导电类型高掺杂基体接触区；
与所述台面区域的顶表面间隔一定距离、并且沿所述沟槽中的每个沟槽的侧表面布置的第二导电类型源极区；
被设置成与所述第一导电类型高掺杂基体接触区和所述第二导电类型源极区接触的第一导电类型基体区；以及
被设置成与所述台面区域的侧表面、所述第二导电类型源极区和所述第一导电类型高掺杂基体接触区接触的源极金属。
9.根据权利要求8所述的功率半导体器件，其中，所述第一导电类型高掺杂基体接触区和所述第二导电类型源极区与所述沟槽中的每个沟槽的侧表面接触。
10.根据权利要求8所述的功率半导体器件，还包括：
在所述沟槽中的每个沟槽的内部处设置的层间绝缘膜。
11.根据权利要求10所述的功率半导体器件，其中，所述源极金属与所述层间绝缘膜接触。
12.根据权利要求10所述的功率半导体器件，其中，所述层间绝缘膜的最上部的高度水平低于所述第二导电类型源极区的最上部的高度水平。
13.根据权利要求8所述的功率半导体器件，其中，所述第二导电类型源极区被设置成沿着所述沟槽中的每个沟槽的侧表面在所述沟槽中的每个沟槽的深度方向上延伸。
14.根据权利要求8所述的功率半导体器件，其中，仅所述第一导电类型高掺杂基体接触区通过所述台面区域的顶表面暴露。
15.根据权利要求8所述的功率半导体器件，其中，所述第二导电类型源极区和所述第一导电类型高掺杂基体接触区通过所述台面区域的顶表面暴露。
16.根据权利要求8所述的功率半导体器件，其中，在所述沟槽中的一个沟槽处设置的第二导电类型源极区与在相邻于所述一个沟槽的沟槽处设置的第二导电类型源极区间隔开。
17.根据权利要求8所述的功率半导体器件，其中，所述栅电极连接至栅极焊盘。
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