CN110096724A - 设计集成电路的方法 - Google Patents
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Abstract
根据本公开的第一方面,构想一种设计集成电路的方法,所述方法包括:将包括电源引脚的集成电路单元放置在多个预定义行中;确定电源引脚延伸的阻断区域;使所述电源引脚延伸到所述阻断区域外部。还提供一种对应集成电路。
Description
技术领域
本公开涉及一种设计集成电路的方法。此外,本公开涉及一种对应集成电路。
背景技术
集成电路(IC)包括通常形成所谓的供电电网的部分的电源引脚。这种供电电网的电阻不应过高,因为这可能会导致信号完整性问题。此外,总的IC面积尽可能小是合乎期望的。这意味着用于电源布线的布线资源的量也应尽可能小。
发明内容
根据本公开的第一方面,构想一种设计集成电路的方法,其包括:将包括电源引脚的集成电路单元放置在多个预定义行中;确定电源引脚延伸的阻断区域;使电源引脚延伸到所述阻断区域外部。
在实施例中,所述阻断区域包括根据对集成电路单元的电源引脚与一个或多个金属结构之间的最小距离的要求,电源引脚在其中无法延伸的区域。
在实施例中,所述阻断区域包括根据对集成电路单元的电源引脚与集成电路单元外部的一个或多个金属结构之间的最小距离的要求,电源引脚在其中无法延伸的区域。
在实施例中,其中所述阻断区域包括根据设计规则约束,电源引脚在其中无法延伸的区域。
在实施例中,使用标准放置和布线流程执行将包括电源引脚的集成单元放置在多个预定义行中。
在实施例中,在标准放置和布线流程之后执行确定电源引脚延伸的阻断区域以及使电源引脚延伸到所述阻断区域外部的步骤。
在实施例中,在标准放置和布线流程的布线步骤之前执行确定电源引脚延伸的阻断区域以及使电源引脚延伸到所述阻断区域外部的步骤。
在实施例中,所述方法进一步包括在延伸电源引脚之后验证集成电路设计。
在实施例中,集成电路单元包括一个或多个额外电源引脚,且所述方法进一步包括确定额外电源引脚的延伸的阻断区域,以及使额外电源引脚延伸到所述阻断区域外部。
在实施例中,将所述电源引脚中的两个或多于两个电源引脚彼此连接以形成跟随引脚行。
在实施例中,电源引脚包括vss和vdd电源引脚。
在实施例中,所述集成电路单元包括标准单元类型的不同实例。
在实施例中,使电源引脚延伸到所述阻断区域外部包括使电源引脚延伸达到用户限定的极限。
在实施例中,一种制造集成电路的方法包括所阐述种类的设计方法。
根据本公开的第二方面,提供一种集成电路,其已使用所阐述种类的制造方法制造而成。
附图说明
将参考附图更详细地描述实施例,在附图中:
图1示出集成电路的俯视图;
图2示出标准单元的俯视图;
图3示出标准单元的另一俯视图;
图4示出标准单元的另外的俯视图;
图5示出确定阻断区域的说明性实施例;
图6示出确定潜在电源引脚延伸区域的说明性实施例;
图7示出半定制单元的说明性实施例;
图8A示出一种设计集成电路的方法的说明性实施例;
图8B示出一种设计集成电路的方法的另一说明性实施例;
图9示出电源引脚延伸的起始点;
图10示出电源引脚延伸的结果。
具体实施方式
如上文所提及,集成电路(IC)包括通常形成供电电网的部分的电源引脚。这种供电电网的电阻不应过高,因为这可能会导致信号完整性问题。此外,总的IC面积尽可能小是合乎期望的。这意味着用于电源布线的布线资源的量也应尽可能小。更具体地说,在当今半导体行业中,尤其在超大规模集成(VLSI)IC中,避免例如电压降等信号完整性问题是物理设计工作的重要部分。由于IC的功率消耗和电流密度愈发增加,因此使用大量IC资源以用于配电。对于半定制IC,通常形成更高金属层电网,所述更高金属层电网最终连接到标准单元的电源引脚。如所提及,合乎期望的是减少总供电电网电阻。这继而可减少信号完整性问题或可用于释放更高层资源以用于信号路由,这允许对标准单元的利用率提高且因此允许IC面积减小。
因此,根据本公开,一种设计集成电路的方法包括:将包括电源引脚的集成电路单元放置在多个预定义行中;确定电源引脚延伸的阻断区域;使电源引脚延伸到所述阻断区域外部。通过适应性地延伸集成电路单元的电源引脚,总供电电网电阻减少。这继而可减少信号完整性问题或可用于释放更高层资源以用于信号路由,这允许对标准单元的利用率提高且因此允许IC面积减小。
图1示出集成电路100的俯视图。更具体地说,示出了半定制块的剖视图。集成电路100包括第一行104单元、第二行108单元、第三行112单元和第四行116单元。此外,集成电路含有vdd引脚行102、110、118和vss跟随引脚行106、114,所述引脚行102、110、118、106、114已由单元布置形成。以半定制途径设计的IC利用标准单元来实施既定功能。这些标准单元设置在目标为不同使用情况的内部或外部库中,所述不同使用情况像低功率、低泄漏或高速度。标准单元通常具有基于使用情况要求设计的电源引脚。电源引脚宽度由标准单元宽度限定,且高度由库限定且针对所有单元预定义,使得单元可被放置在预定义行中,被放置在任何单元群集中而不会引入任何设计规则约束(DRC)问题。标准单元电源引脚经由抵接而连接到相邻单元的电源引脚;所得构造通常被称为跟随引脚行。通常在通用流程之后设计半定制块,所述通用流程通常被称为标准放置和布线流程。此流程可包括以下步骤,像放置、时钟树综合(CTS)插入和路由,混合若干优化步骤或任何所需额外步骤。CTS通常在放置和第一优化之后执行;所述CTS向时钟网络增加驱动单元以确保所需时钟网络转换次数、连接到时钟网络的元件的一定偏斜和时钟网络的设计特定的插入延迟。出于可制造性设计(DfM)目的,还可应用以下措施,像布线扩展和布线加宽。这些措施目的是提高IC的可制造性。
图1示出其中放置标准单元的预定义行104、108、112、116的简化视图。由于单元布置相抵接,因此其电源引脚彼此连接且形成连续电源行102、106、110、114、118,所述连续电源行102、106、110、114、118通常被称为跟随引脚行。单元布置中的任何间隙充满单元,所述单元含有小电容或在功能上无用且仅应确保行不间断。跟随引脚行是用于标准单元设计的总供电电网实施方案的重要部分,且取决于总供电电网策略可甚至使用完整电源结构的金属层资源的更好部分。通常需要两个电源行来对一行标准单元馈电。所需不同电源类型通常被称为“vdd”和“vss”或类似的术语。出于面积原因,通常以镜像方式放置每个其它单元行,使得两个单元行始终具有vdd和vss行。在某些情况下,对于单元,例如,对于电平移位和状态保持概念还需要额外电源。在这些情况下,单元的单元区域中间可具有额外电源引脚,所述额外电源引脚可形成额外电源行。出于简洁性起见,这些情况并未详细地解释,但其一般而言也可由本发明所公开的方法涵盖。
图2示出标准单元200的俯视图。单元200包括单元区域202。电源引脚204邻近于单元区域202或与单元区域202重叠放置。此外,单元200包括单元金属206。单元金属206包括与电源无关的金属结构,例如信号引脚或单元内部连接。电源引脚204通常使用一个金属层构造,但使用重叠层作为电源引脚的概念也是可能的。所述概念一般而言由本发明所公开的方法涵盖,但并未更详细地解释。与电源无关的单元内部金属206还可由一个或多个金属层组成。
图3示出标准单元300的另一俯视图。在图3中,示出了已经在电源引脚204和与电源无关的金属结构206之间具有所需最小距离302的区域。这些区域通常限定用于完整库的标准单元电源引脚的尺寸。
图4示出标准单元400的另一俯视图。在标准放置和布线流程的执行期间,可增加额外结构。这是一种利用现有资源实现最优结果的途径。图4中示出具有增加的外部结构402的简化结果。增加的结构402可为与电源引脚204和单元内部结构206相同的层中或相邻层中的金属或通孔连接。
图5示出确定阻断区域502的说明性实施例500。在实施例中,阻断区域502包括根据对电源引脚204与集成电路单元的一个或多个金属结构206之间的最小距离的要求,电源引脚204在其中无法延伸的区域。使用此要求,可容易地确定阻断区域502。此外,在实施例中,阻断区域502包括根据对电源引脚204与集成电路单元外部的一个或多个金属结构402之间的最小距离的要求,电源引脚204在其中无法延伸的区域。此实施例进一步有助于确定阻断区域502。更一般地说,阻断区域502可包括根据设计规则约束(DRC),电源引脚204在其中无法延伸的所有区域。此实施例有助于优化设计,同时仍允许电源引脚延伸。因此,阻断区域502可包括紧靠电源引脚204的区域,所述区域出于DRC间隔原因应保持未使用。这些区域可包围在放置和布线流程期间增加的单元内部非电源结构206和单元外部结构402两者。
图6示出确定潜在电源引脚延伸区域602的说明性实施例600。潜在电源引脚延伸区域602来源于阻断区域502。电源引脚204可仅延伸到阻断区域502外部。换句话说,潜在电源引脚延伸区域602是紧邻电源引脚204的单元区域,但其不与阻断区域502重叠。图6示出已使用此途径确定四个潜在电源引脚延伸区域602。
图7示出半定制单元700的说明性实施例。在此实施例中,电源引脚702已在图6中所示出的潜在电源引脚延伸区域602中延伸。应注意,电源引脚702已在一些位置处延伸,而在其它位置处不可能延伸。这反映电源引脚延伸的自适应特征。对于每个单元实例,通过考虑单元的金属结构,电源引脚702可按唯一方式延伸。这些金属结构可为与电源无关的内部和外部金属结构。因此,在实施例中,集成电路单元包括标准单元类型的不同实例。
应注意,“单元”或“单元类型”是独立单元或单元库中的单个元件且指代具有某一功能和某些性质的单元本身。单元库包含不同单元,所述不同单元实施不同功能或具有不同性质的相同功能。单元实例是较高级的的某一单元的实例化(或调用或使用参考)。块或IC可使用一些单元(例如反相器)的数千或甚至数百万实例,同时可能因为不需要所述功能或性质或益处不大而根本不使用来自给定单元库的其它单元。根据本公开,单元类型可来源于库且每个单元实例取决于周围环境而可进行唯一电源引脚延伸,这赋予了更多设置自由。换句话说,每个标准单元类型可被实例化若干次,从而产生多个单元实例。根据本公开,每个单元实例可具有唯一电源引脚延伸,所述唯一电源引脚延伸通过考虑单元实例的与电源无关的内部和/或外部金属结构而实现。简单地说,可针对每个单元实例实现唯一电源引脚延伸。
图8A示出一种设计集成电路的方法800的说明性实施例。所述方法包括在802处将包括电源引脚的集成电路放置在多个预定义行中。此外,所述方法800包括在804处确定电源引脚延伸的阻断区域,和在806处使电源引脚延伸到所述阻断区域外部。以此方式,如上文所提及,可减少总供电电网电阻。
图8B示出一种设计集成电路的方法808的另一说明性实施例。所述方法808包括在810处应用标准放置和布线流程。此外,所述方法808包括在812处计算阻断区域和在814处使电源引脚延伸到所述阻断区域外部。最后,所述方法808包括在816处的验证步骤。因此,在实施例中,使用标准放置和布线流程810执行将包括电源引脚的集成单元放置在多个预定义行中。此外,在实施例中,所述方法808包括在延伸电源引脚之后验证816集成电路设计。以此方式,计算812阻断区域和延伸814电源引脚的步骤被容易地整合到现有IC设计方法中。
在实施例中,如图8B中所示出,在标准放置和布线流程810之后执行计算812阻断区域和延伸814电源引脚的步骤。以此方式,标准流程不会受到妨碍且不会引入障碍物。在计算812阻断区域和延伸814电源引脚的步骤之后的验证步骤816确保结果满足设计方式和处理方式两者的所有要求。在替代实施例中,在标准放置和布线流程的布线步骤之前执行计算812阻断区域和延伸814电源引脚的步骤。在此情况下,可改进电源引脚延伸的结果,但上文所提及的单元外部结构无法再增加。
图9示出电源引脚延伸的起始点900。起始点900是群集,其包括:多个单元实例,所述多个单元实例包括非电源金属,即,与电源无关的单元内部金属结构;和邻近于所述单元实例的多个电源引脚902、904、906、908。应注意,单元外部金属结构在此例子中未示出。
图10示出根据本公开的电源引脚延伸的结果1000。结果1000是群集,其中电源引脚902、904、906、908已延伸到阻断区域外部。如先前所提及,标准单元可放置在预定义行中,其中具有共享vss和vdd电源结构。此途径增强了本发明所公开的电源引脚延伸途径的结果,因为电源引脚可延伸到顶部行和底部行,如图9和10中所示出。这些图示出具有不同单元的若干单元行的起始群集900和所得群集1000。应注意,所得跟随引脚行是不均匀的。取决于给定DRC规则,相邻行的布置群集可能会影响单元行的电源引脚延伸的结果。因此,每个单元实例可能具有不同于所述单元的其它实例的电源引脚延伸的电源引脚延伸。由于延伸的电源引脚1002、1004、1006、1008,跟随引脚行的电阻减少,这还会降低整体电源拓朴的电阻。
如上文所提及,在某些情况下,对于单元,例如,对于电平移位和状态保持概念还需要额外电源。在这些情况下,单元的单元区域之间可具有额外电源引脚,所述额外电源引脚可形成额外电源行。这些情况一般而言也可由本发明所公开的方法涵盖。因此,在实施例中,本发明所公开的方法进一步包括:将一个或多个额外电源引脚放入所述集成电路单元中的至少一个内;确定额外电源引脚的延伸的阻断区域;以及使额外电源引脚延伸到所述阻断区域外部。以此方式,具体地说当存在额外电源引脚时,总供电电网电阻可进一步减少。
在实际和有效的实施方案中,电源引脚中的两个或多于两个电源引脚彼此连接以形成跟随引脚行。此外,在实际和有效的实施方案中,电源引脚包括vss电源引脚和vdd电源引脚。此外,在实施例中,使电源引脚延伸到阻断区域外部包括使电源引脚延伸达到用户限定的极限。这提高了本发明所公开的方法的灵活性。在实施例中,一种制造集成电路的方法包括所阐述种类的设计方法。集成电路可根据通过应用本发明所公开的设计方法形成的IC设计来制造。本发明所公开的设计方法可被视为制造方法的一部分,其中设计方法的步骤先于用于制造集成电路的步骤。
应注意,已参考不同的主题描述了以上实施例。具体地说,一些实施例可能是已参考方法类的权利要求来描述的,而其它实施例可能是已参考设备类的权利要求来描述的。然而,本领域的技术人员将从上述内容了解到,除非另有说明,否则除属于一种类型主题的特征的任意组合外,与不同主题相关的特征的任意组合,特别是方法类的权利要求的特征和设备类的权利要求的特征的组合,也视为与此文档一起公开。
此外,应注意,图式为示意性的。在不同图式中,用相同的附图标记表示类似或相同元件。此外,应注意,为了提供对说明性实施例的简洁描述,可能并未描述属于技术人员的习惯做法的实施细节。应了解,在任何此类实施方案的开发中,如在任何工程或设计项目中,必须制定大量实施方案特定的决策以便实现研发者的特定目标,例如遵守系统相关的和商业相关的约束条件,这些约束条件在不同的实施方案之间可能不同。此外,应了解,此类开发工作可能是复杂且耗时的,但仍然是本领域的技术人员进行设计、制造和生产的例行任务。
最后,应注意,技术人员应能够在不脱离所附权利要求书的范围的情况下设计许多替代实施例。在权利要求书中,置于圆括号之间的任何附图标记不应解释为限制权利要求。单词“包括(comprise/comprising)”不排除在权利要求书中列出的那些元件或步骤之外的元件或步骤的存在。在元件之前的单词“一”不排除多个此类元件的存在。权利要求书中所叙述的措施可借助于包括若干独特元件的硬件和/或借助于经适当编程的处理器来实施。在列出若干装置的装置权利要求中,可通过硬件中的同一个物件实施这些装置中的若干个。在彼此不同的附属权利要求书中叙述某些措施的这一单纯事实并不表示不能使用这些措施的组合来获得优势。
附图标记列表
100 集成电路的俯视图;
102 vdd跟随引脚行;
104 第一行单元;
106 vss跟随引脚行;
108 第二行单元;
110 vdd跟随引脚行;
112 第三行单元;
114 vss跟随引脚行;
116 第四行单元;
118 vdd跟随引脚行;
200 标准单元的俯视图;
202 单元区域;
204 电源引脚;
206 单元金属;
300 标准单元的俯视图;
302 最小距离;
400 标准单元的俯视图;
402 外部结构;
500 确定阻断区域的实施例;
502 阻断区域;
600 确定潜在电源引脚延伸区域的实施例;
602 潜在电源引脚延伸区域;
700 半定制单元的实施例;
702 具有可变宽度的电源引脚;
800 设计集成电路的方法;
802 将包括电源引脚的集成电路单元放置在多个预定义行中;
804 确定电源引脚延伸的阻断区域;
806 使电源引脚延伸到所述阻断区域外部;
808 设计集成电路的方法;
810 标准放置和布线流程;
812 阻断区域的计算;
814 电源引脚延伸;
816 验证;
900 电源引脚延伸的起始点;
902 电源引脚;
904 电源引脚;
906 电源引脚;
908 电源引脚;
1000 电源引脚延伸的结果;
1002 延伸的电源引脚;
1004 延伸的电源引脚;
1006 延伸的电源引脚;
1008 延伸的电源引脚。
Claims (10)
1.一种设计集成电路的方法,其特征在于,包括:将包括电源引脚的集成电路单元放置在多个预定义行中;确定电源引脚延伸的阻断区域;使所述电源引脚延伸到所述阻断区域外部。
2.根据权利要求1所述的方法,其特征在于,所述阻断区域包括根据对所述电源引脚与所述集成电路单元的一个或多个金属结构之间的最小距离的要求,所述电源引脚在其中无法延伸的区域。
3.根据权利要求1或2所述的方法,其特征在于,所述阻断区域包括根据对所述电源引脚与所述集成电路单元外部的一个或多个金属结构之间的最小距离的要求,所述电源引脚在其中无法延伸的区域。
4.根据在前的任一项权利要求所述的方法,其特征在于,所述阻断区域包括根据设计规则约束,所述电源引脚在其中无法延伸的区域。
5.根据在前的任一项权利要求所述的方法,其特征在于,使用标准放置和布线流程执行将包括所述电源引脚的所述集成单元放置在所述多个预定义行中。
6.根据权利要求5所述的方法,其特征在于,在所述标准放置和布线流程之后执行确定电源引脚延伸的所述阻断区域以及使所述电源引脚延伸到所述阻断区域外部的步骤。
7.根据权利要求5所述的方法,其特征在于,在所述标准放置和布线流程的布线步骤之前执行确定电源引脚延伸的所述阻断区域以及使所述电源引脚延伸到所述阻断区域外部的步骤。
8.根据在前的任一项权利要求所述的方法,其特征在于,所述集成电路单元包括一个或多个额外电源引脚;且其中所述方法进一步包括:确定所述额外电源引脚的延伸的阻断区域,以及使所述额外电源引脚延伸到所述阻断区域外部。
9.一种制造集成电路的方法,其特征在于,包括根据在前的任一项权利要求所述的方法。
10.一种集成电路,其特征在于,使用根据权利要求9所述的方法来制造。
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11093684B2 (en) * | 2018-10-31 | 2021-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power rail with non-linear edge |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1945830A (zh) * | 2005-10-03 | 2007-04-11 | 松下电器产业株式会社 | 标准单元、半导体集成电路及其设计方法、设计装置及标准单元库 |
US20120286858A1 (en) * | 2011-05-13 | 2012-11-15 | John Philip Biggs | Integrated circuit, method of generating a layout of an integrated circuit using standard cells, and a standard cell library providing such standard cells |
CN103955582A (zh) * | 2014-05-05 | 2014-07-30 | 格科微电子(上海)有限公司 | 基于单元库的集成电路设计方法及其结构 |
CN104835821A (zh) * | 2014-02-07 | 2015-08-12 | 全视科技有限公司 | 具有全局布线通道的集成电路芯片及专用集成电路 |
CN106407491A (zh) * | 2015-07-30 | 2017-02-15 | 台湾积体电路制造股份有限公司 | 全局连接件布线方法及其执行系统 |
US20170177785A1 (en) * | 2015-12-18 | 2017-06-22 | Arm Limited | Computer Implemented System and Method for Modifying a Layout of Standard Cells Defining a Circuit Component |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1993009504A1 (en) * | 1991-10-30 | 1993-05-13 | I-Cube Design Systems Inc. | Field programmable circuit board |
JP3231741B2 (ja) | 1999-06-28 | 2001-11-26 | エヌイーシーマイクロシステム株式会社 | スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法 |
US7657859B2 (en) | 2005-12-08 | 2010-02-02 | International Business Machines Corporation | Method for IC wiring yield optimization, including wire widening during and after routing |
US8495547B2 (en) * | 2009-11-11 | 2013-07-23 | International Business Machines Corporation | Providing secondary power pins in integrated circuit design |
US8742464B2 (en) * | 2011-03-03 | 2014-06-03 | Synopsys, Inc. | Power routing in standard cells |
US8914765B2 (en) * | 2013-01-15 | 2014-12-16 | International Business Machines Corporation | Power grid generation through modification of an initial power grid based on power grid analysis |
US9721056B2 (en) | 2013-12-19 | 2017-08-01 | Synopsys, Inc. | Method for wire widening in circuit routing system |
US10733352B2 (en) * | 2017-11-21 | 2020-08-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit and layout method for standard cell structures |
-
2018
- 2018-01-31 EP EP18154446.1A patent/EP3522044B1/en active Active
-
2019
- 2019-01-30 CN CN201910095125.XA patent/CN110096724B/zh active Active
- 2019-01-31 US US16/264,661 patent/US10755019B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1945830A (zh) * | 2005-10-03 | 2007-04-11 | 松下电器产业株式会社 | 标准单元、半导体集成电路及其设计方法、设计装置及标准单元库 |
US20120286858A1 (en) * | 2011-05-13 | 2012-11-15 | John Philip Biggs | Integrated circuit, method of generating a layout of an integrated circuit using standard cells, and a standard cell library providing such standard cells |
CN104835821A (zh) * | 2014-02-07 | 2015-08-12 | 全视科技有限公司 | 具有全局布线通道的集成电路芯片及专用集成电路 |
CN103955582A (zh) * | 2014-05-05 | 2014-07-30 | 格科微电子(上海)有限公司 | 基于单元库的集成电路设计方法及其结构 |
CN106407491A (zh) * | 2015-07-30 | 2017-02-15 | 台湾积体电路制造股份有限公司 | 全局连接件布线方法及其执行系统 |
US20170177785A1 (en) * | 2015-12-18 | 2017-06-22 | Arm Limited | Computer Implemented System and Method for Modifying a Layout of Standard Cells Defining a Circuit Component |
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