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CN110045778B - 电压产生装置及其校准方法 - Google Patents

电压产生装置及其校准方法 Download PDF

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CN110045778B
CN110045778B CN201810039600.7A CN201810039600A CN110045778B CN 110045778 B CN110045778 B CN 110045778B CN 201810039600 A CN201810039600 A CN 201810039600A CN 110045778 B CN110045778 B CN 110045778B
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Abstract

本发明提供一种电压产生装置及其校准方法。所述电压产生装置包括带隙电路、稳压器电路以及校准电路。带隙电路提供带隙电压。稳压器电路依据带隙电压来对应产生输出电压。于校准期间的第一阶段，校准电路检测带隙电压，并且依照带隙电压对应设定带隙电路中的至少一个电阻的阻值。于校准期间的第二阶段，校准电路检测输出电压，并且依照输出电压对应设定稳压器电路中的至少一个电阻的阻值。

Description

电压产生装置及其校准方法
技术领域
本发明涉及一种电压产生装置及其校准方法。
背景技术
在许多电子电路中，往往需要稳定且精准的参考电压。带隙(BandGap或energygap)电路被广泛应用于电子电路中，以提供参考电压。
发明内容
本发明提供一种电压产生装置及其校准方法，以提供稳定且精准的输出电压。
本发明的实施例提供一种电压产生装置。所述电压产生装置包括带隙电路、稳压器(regulator)电路以及校准电路。带隙电路包含斩波放大器(Chopper Amplifier)与至少一个带隙电路电阻。带隙电路用以提供带隙电压。稳压器电路耦接至带隙电路，以接收带隙电压。稳压器电路可以依据带隙电压来对应产生输出电压。稳压器电路包含至少一个稳压器电阻。校准电路耦接至带隙电路，以接收带隙电压。校准电路耦接至稳压器电路，以接收输出电压。于校准期间的第一阶段，校准电路检测带隙电压，并且依照带隙电压对应设定所述带隙电路电阻中的至少一个电阻的阻值。于校准期间的第二阶段，校准电路检测输出电压，并且依照输出电压对应设定所述稳压器电阻中的至少一个电阻的阻值。
本发明的实施例还提供一种电压产生装置的校准方法。所述校准方法包括：由带隙电路提供带隙电压，其中该带隙电路包含斩波放大器与至少一个带隙电路电阻；于校准期间的第一阶段，由校准电路检测带隙电压，并且依照带隙电压对应设定所述带隙电路电阻中的至少一个电阻的阻值；由稳压器电路依据带隙电压来对应产生输出电压，其中稳压器电路包含至少一个稳压器电阻；以及于校准期间的第二阶段，由校准电路检测输出电压，并且依照输出电压对应设定所述稳压器电阻中的至少一个电阻的阻值。
基于上述，本发明诸实施例所述电压产生装置及其校准方法，其于校准期间先校准带隙电路的电阻，然后才校准稳压器电路的电阻。所述电压产生装置采用了具有斩波放大器的带隙电路来提供稳定且精准的带隙电压，以及采用了稳压器电路来提供驱动能力。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1是依照本发明的一实施例所绘示的一种电压产生装置的电路方块(circuitblock)示意图；
图2是依照本发明的一实施例所绘示的一种电压产生装置的校准方法的流程示意图；
图3是依照本发明的另一实施例所绘示的一种电压产生装置的电路方块示意图；以及
图4是依照本发明的一实施例说明图1所示校准电路的电路方块示意图。
附图标号说明
100：电压产生装置；
110：带隙电路；
111：斩波放大器；
111a：路由电路；
111b：运算放大器；
112：低通滤波电路；
120：稳压器电路；
121：误差放大器；
122：功率晶体管；
130：校准电路；
131：电压比较器；
132：计数器；
133：缓存器；
134：逻辑控制电路；
135：时钟控制电路；
300：电压产生装置；
C1：电容；
CLK：时钟信号；
CR1～CR6：阻值调整命令；
GND：参考电压；
in1：第一输入端；
in2：第二输入端；
out1：第一输出端；
out2：第二输出端；
Q1～Q2：晶体管；
R1～R7：电阻；
S210～S240：步骤；
VBG：带隙电压；
VBGi：理想值(设计目标值)；
VIN：输入电压；
VOUT：输出电压。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。不同实施例中使用相同标号或使用相同用语的组件/构件/步骤可以相互参照相关说明。在本案说明书全文(包括权利要求)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以透过其他装置或某种连接手段而间接地连接至该第二装置。
为了提高电压产生装置的输出电压的精确度，减小温度漂移，下述诸实施例提供了对调整校准(trimming calibration)方式的改进。在测试期间(校准期间)，下述诸实施例所述校准方法在两个阶段进行两次量测与两次调整(trimming)，即可校准制程偏移和偏移量变化(offset variation)，节省时间成本。
在一些实施例中，于校准期间的第一阶段使用了时钟(Clock)信号，而在校准期间的第二阶段与正常操作期间都不使用时钟信号，因此在校准期间的第二阶段与正常操作期间中不会有周期性噪声(noise)迭加在输出电压上。
图1是依照本发明的一实施例所绘示的一种电压产生装置100的电路方块(circuit block)示意图。电压产生装置100包括带隙(band gap或energy gap)电路110、稳压器(regulator)电路120以及校准电路130。带隙电路110可以提供带隙电压VBG。带隙电路110包含斩波放大器(Chopper Amplifier)111与至少一个带隙电路电阻。于图1所示实施例中，所述带隙电路电阻包括第一电阻R1、第二电阻R2、第三电阻R3与第四电阻R4。第二电阻R2的第一端耦接至第一电阻R1的第一端。第一电阻R1的第二端耦接至斩波放大器111的第二输入端。第二电阻R2的第二端耦接至斩波放大器111的第一输入端。第三电阻R3的第一端耦接至第一电阻R1的第二端。第四电阻R4的第一端耦接至斩波放大器111的输出端。第四电阻R4的第二端耦接至第一电阻R1的第一端与第二电阻R2的第一端。
图1所示第一电阻R1、第二电阻R2、第三电阻R3与第四电阻R4可以是可变电阻。所述可变电阻的实施方式可以依照设计需求来决定。举例来说，第一电阻R1、第二电阻R2、第三电阻R3与第四电阻R4可以是已知的可变电阻或是其他可变电阻组件/电路。校准电路130可以输出阻值调整命令CR1、CR2、CR3与CR4来分别控制/设定第一电阻R1、第二电阻R2、第三电阻R3与第四电阻R4的阻值。
依照设计需求，第一电阻R1、第二电阻R2、第三电阻R3与第四电阻R4中的一个或多个可以改用定电阻。举例来说，在其他实施例中，第一电阻R1、第二电阻R2与第四电阻R4可以是可变电阻，而第三电阻R3可以是定电阻。相对应地，阻值调整命令CR3可以被省略。或者，在其他实施例中，第四电阻R4可以是可变电阻，而第一电阻R1、第二电阻R2与第三电阻R3可以是定电阻。相对应地，阻值调整命令CR1、CR2与CR3可以被省略。
于图1所示实施例中，带隙电路110还包括第一晶体管Q1、第二晶体管Q2以及低通滤波电路112。第一晶体管Q1的第一端(例如射极)耦接至第三电阻R3的第二端。第一晶体管Q1的第二端(例如集极)与控制端(例如基极)耦接至参考电压GND。第二晶体管Q2的第一端(例如射极)耦接至第二电阻R2的第二端。第二晶体管Q2的第二端(例如集极)与控制端(例如基极)耦接至参考电压GND。低通滤波电路112的输入端耦接至斩波放大器111的输出端。低通滤波电路112的输出端输出带隙电压VBG给稳压器电路120。
所述斩波放大器111的实施方式可以依照设计需求来决定。举例来说，斩波放大器111可以是已知的斩波放大器或是其他斩波放大组件/电路。于图1所示实施例中，斩波放大器111包括路由电路111a以及运算放大器111b。路由电路111a具有第一输入端in1、第二输入端in2、第一输出端out1、第二输出端out2与控制端。路由电路111a的控制端耦接至校准电路130，以接收时钟信号CLK。当时钟信号CLK为第一逻辑准位(例如低逻辑准位)时，路由电路111a的第一输入端in1电性连接至路由电路111a的第一输出端out1，以及路由电路111a的第二输入端in2电性连接至路由电路111a的第二输出端out2。当时钟信号CLK为第二逻辑准位(例如高逻辑准位)时，路由电路111a的第一输入端in1电性连接至路由电路111a的第二输出端out2以及路由电路111a的第二输入端in2电性连接至路由电路111a的第一输出端out1。运算放大器111b的第一输入端耦接至路由电路111a的第一输出端out1。运算放大器111b的第二输入端耦接至路由电路111a的第二输出out2，运算放大器111b的输出端作为斩波放大器111的输出端。
所述低通滤波电路112的实施方式可以依照设计需求来决定。举例来说，低通滤波电路112可以是已知的低通滤波电路或是其他低通滤波组件/电路。于图1所示实施例中，低通滤波电路112包括电阻R7与电容C1。电阻R7的第一端耦接至斩波放大器111的输出端。电阻R7的第二端输出带隙电压VBG给稳压器电路120。电容C1的第一端耦接至电阻R7的第二端。电容C1的第二端耦接至参考电压GND。
于图1所示实施例中，稳压器电路120耦接至带隙电路110，以接收带隙电压VBG。藉由使用输入电压VIN的电能，稳压器电路120可以依据带隙电压VBG来对应产生输出电压VOUT。所述稳压器电路120的实施方式可以依照设计需求来决定。举例来说，稳压器电路120可以是已知的稳压器电路或是其他稳压组件/电路。
稳压器电路120包含至少一个稳压器电阻。于图1所示实施例中，所述稳压器电阻包括电阻R5与电阻R6。电阻R6的第一端耦接至电阻R5的第一端。电阻R6的第二端耦接至参考电压GND。图1所示电阻R5与电阻R6可以是可变电阻。所述可变电阻的实施方式可以依照设计需求来决定。举例来说，电阻R5与电阻R6可以是已的可变电阻或是其他可变电阻组件/电路。校准电路130可以输出阻值调整命令CR5与CR6来分别控制/设定电阻R5与电阻R6的阻值。
依照设计需求，电阻R5与电阻R6中的一个或多个可以改用定电阻。举例来说，在其他实施例中，电阻R5可以是可变电阻，而电阻R6可以是定电阻。相对应地，阻值调整命令CR6可以被省略。或者，在其他实施例中，电阻R6可以是可变电阻，而电阻R5可以是定电阻。相对应地，阻值调整命令CR5可以被省略。
稳压器电路120还包括误差放大器(error amplifier)121以及功率晶体管(powertransistor)122。误差放大器121的第一输入端(例如反相输入端)耦接至带隙电路110的输出端，以接收带隙电压VBG。误差放大器121的第二输入端(例如非反相输入端)耦接至电阻R5的第一端与电阻R6的第一端。功率晶体管122的第一端(例如源极)耦接至输入电压VIN。功率晶体管122的控制端(例如闸极)耦接至误差放大器121的输出端。功率晶体管122的第二端(例如汲极)耦接至电阻R5的第二端。功率晶体管122的第二端的电压为输出电压VOUT。
校准电路130耦接至带隙电路110以接收带隙电压VBG。校准电路130耦接至稳压器电路120，以接收输出电压VOUT。于校准期间的第一阶段，校准电路130检测带隙电压VBG，并且依照带隙电压VBG对应地设定所述带隙电路电阻(图1所述R1、R2、R3和/或R4)中的至少一个电阻的阻值。于校准期间的第二阶段，校准电路130检测输出电压VOUT，并且依照输出电压VOUT对应地设定所述稳压器电阻(图1所述R5和/或R6)中的至少一电阻的阻值。
图2是依照本发明的一实施例所绘示的一种电压产生装置的校准方法的流程示意图。请参照图1与图2，于步骤S210中，带隙电路110可以提供带隙电压VBG给稳压器电路120。所述带隙电路110包含斩波放大器111与至少一个带隙电路电阻(例如图1所述R1、R2、R3和/或R4)。于校准期间的第一阶段(步骤S220)，校准电路130可以提供时钟信号CLK给斩波放大器111，同时校准电路130可以检测带隙电压VBG。所述时钟信号CLK的作用比(duty cycle)可以依照设计需求来决定。举例来说，时钟信号CLK的作用比可以是50％或是其他比例值。此时，带隙电压VBG只受制程漂移的影响。
依照带隙电压VBG，校准电路130可以于校准期间的第一阶段(步骤S220)对应设定所述带隙电路电阻中的至少一个电阻的阻值。在此以电阻R4作为说明范例。其他电阻R1、R2和/或R3可以参照电阻R4的相关说明来类推。在一些实施例中，多晶硅熔丝(poly fuse)、电子熔丝(efuse)或其他方式可以被利用去控制/设定电阻R4的阻值。在另一些实施例中，由正反器(flip-flop)、中央处理器(Central Processing Unit，CPU)或是微控制器(Microcontroller Unit，MCU)去控制逻辑位(logic bits)，以控制/设定电阻R4的阻值。
于校准期间的第一阶段(步骤S220)，校准电路130可以检测带隙电压VBG而获得目前检测值。带隙电压VBG＝VBE1+(VT·ln(n))[1+(R1+2*R4)/R3]VOFF1。根据此公式，电阻R4的改变量ΔR4会导致带隙电压VBG的改变量ΔVBG＝(VT·ln(n))(2*ΔR4)/R3。比较了带隙电压VBG的理想值(设计目标值)VBGi与此时刻的目前检测值可以获得二者的差ΔVBG。依据改变量ΔVBG可以反推电阻R4的阻值的改变量ΔR4。在此将一个ΔR4与一个ΔVBG的对应关系称为带隙电压调整步(trimming step)。电阻R4的分辨率越细，则带隙电压VBG的调整步越多，使得带隙电压VBG的目前检测值可以越接近理想值(设计目标值)VBGi。在第一阶段(步骤S220)完成后，带隙电压VBG的温度系数会变好。
在一些实施例中，校准电路130可以配置有查找表(look up table)。校准电路130可以依据带隙电压VBG的目前检测值而在所述查照表中获得电阻R4的阻值设定信息，然后依此阻值设定信息利用阻值调整命令CR4去控制/设定电阻R4的阻值。在另一些实施例中，校准电路130可以配置有计算电路。校准电路130的所述计算电路可以计算带隙电压VBG的目前检测值而获得电阻R4的阻值设定信息，然后依此阻值设定信息利用阻值调整命令CR4去控制/设定电阻R4的阻值。
于步骤S230中，稳压器电路120可以依据带隙电压VBG来对应产生输出电压VOUT。稳压器电路120包含至少一个稳压器电阻(例如图1所述R5和/或R6)。于校准期间的第二阶段(步骤S240)，校准电路130不提供时钟信号CLK给斩波放大器111，同时校准电路130可以检测输出电压VOUT。所谓“不提供时钟信号CLK”，举例而言，校准电路130可以将时钟信号CLK的电压准位保持于高逻辑准位。在另一些实施例中，校准电路130可以于校准期间的第二阶段(步骤S240)将时钟信号CLK的电压准位保持于低逻辑准位。在“不提供时钟信号CLK”的情况下，带隙电压VBG不再有时钟信号CLK所导致的噪声，因此输出电压VOUT亦不会有时钟信号CLK所导致的噪声。
于校准期间的第二阶段(步骤S240)，校准电路130可以检测输出电压VOUT而获得目前检测值，并且依照输出电压VOUT对应控制/设定所述稳压器电阻(例如图1所述R5和/或R6)中的至少一个电阻的阻值。在此以电阻R5作为说明范例。其他电阻R6可以参照电阻R5的相关说明来类推。在一些实施例中，多晶硅熔丝(poly fuse)、电子熔丝(efuse)或其他方式可以被利用去控制/设定电阻R5的阻值。在另一些实施例中，由正反器(flip-flop)、中央处理器(Central Processing Unit，CPU)或是微控制器(Microcontroller Unit，MCU)去控制逻辑位(logic bits)，以控制/设定电阻R5的阻值。
于校准期间的第二阶段(步骤S240)，校准电路130可以检测输出电压VOUT而获得目前检测值。输出电压VOUT＝VBG*(1+R5/R6)+(1+R5/R6)*VOFF2，亦即VOUT＝VBG*(1+R5/R6)+(1+R5/R6)*VOFF1+VOFF2，其中VOFF1为运算放大器111b的偏移量，而VOFF2为误差放大器121的偏移量。根据此公式，电阻R5的改变量ΔR5会导致输出电压VOUT的改变量为ΔVOUT＝(ΔR5/R6)*VBG+(ΔR5/R6)*VOFF1+(ΔR5/R6)*VOFF2。一般而言，VBG约为1.2V，而偏移量(offset)约为几个(或十几个)mV，所以他们差两个数量级(order)。因此，上述式子可以简化为ΔVOUT≈(ΔR5/R6)*VBG。比较了输出电压VOUT的理想值(设计目标值)与此时刻的目前检测值可以获得二者的差ΔVOUT。依据改变量ΔVOUT可以反推电阻R5的阻值的改变量ΔR5。在此将一个ΔR5与一个ΔVOUT的对应关系称为输出电压调整步骤。电阻R5的分辨率越细，输出电压VOUT的调整步骤越多，使得输出电压VOUT的目前检测值可以越接近近理想值(设计目标值)。通过第二阶段(步骤S240)对电阻R5做调整(trimming)，运算放大器111b的偏移量VOFF1与误差放大器121的偏移量VOFF2对输出电压VOUT精度的影响可以被校正。
以上所有步骤可以操作在常温下，不需要改变温度环境。在结束校准期间后，系统可以进入正常操作期间。于正常操作期间，校准电路130不提供时钟信号CLK给斩波放大器111。在“不提供时钟信号CLK”的情况下，输出电压VOUT不会有时钟信号CLK所导致的噪声。
图3是依照本发明的另一实施例所绘示的一种电压产生装置300的电路方块示意图。电压产生装置300包括带隙电路310、稳压器电路120以及校准电路130。图3所示稳压器电路120以及校准电路130可以参照图1与图2的相关说明，故不再赘述。于图3所示实施例中，带隙电路310包含斩波放大器111与至少一个带隙电路电阻。于图3所示实施例中，所述带隙电路电阻包括第一电阻R1、第二电阻R2、第三电阻R3与第四电阻R4。带隙电路110还包括第一晶体管Q1以及第二晶体管Q2。图3所述带隙电路310、电阻R1～R4、晶体管Q1～Q2以及斩波放大器111可以参照图1与图2所述带隙电路110、电阻R1～R4、晶体管Q1～Q2以及斩波放大器111的相关说明，故不再赘述。于图3所示实施例中，斩波放大器111的输出端可以作为带隙电路310的输出端，以提供带隙电压VBG给稳压器电路120。
图4是依照本发明的一实施例明图1所示校准电路130的电路方块示意图。于图4所示实施例中，校准电路130包括电压比较器131、计数器132、缓存器(register)133、逻辑控制电路134以及时钟控制电路135。电压比较器131的第一输入端(例如非反相输入端)耦接至带隙电路110的输出端，以接收带隙电压VBG。电压比较器131的第二输入端(例如反相输入端)接收参考电压。所述参考电压可以依照设计需求来决定。举例来说，所述参考电压可以是带隙电压VBG的理想值(设计目标值)VBGi。电压比较器131可以比较带隙电压VBG与所述参考电压，而电压比较器131的输出端输出比较结果给缓存器133以及时钟控制电路135。
计数器132可以计数时钟信号CLK，以及输出计数值给缓存器133。缓存器133内部具有储存结果，并且将所述储存结果提供给逻辑控制电路134。缓存器133耦接至计数器132，以接收计数值。缓存器133耦接至电压比较器131，以接收比较结果。当所述比较结果为第一逻辑准位(例如低逻辑准位)时，表示带隙电压VBG尚未吻合理想值(设计目标值)VBGi，所以缓存器133以计数器132的计数值来更新所述储存结果。当所述比较结果为第二逻辑准位(例如高逻辑准位)时，表示带隙电压VBG已吻合理想值(设计目标值)VBGi，所以缓存器133不更新所述储存结果。
逻辑控制电路134耦接至缓存器133，以接收所述储存结果。逻辑控制电路134可以依照缓存器133的所述储存结果来对应调整阻值调整命令CR4，并将阻值调整命令CR4输出给所述带隙电路电阻中的至少一电阻R4，以设定电阻R4的阻值。
时钟控制电路135的输入端接收时钟信号CLK。时钟控制电路135的输出端耦接至斩波放大器111。时钟控制电路135的控制端耦接至电压比较器131的输出端，以接收比较结果。当比较结果为第一逻辑准位(例如低逻辑准位)时，表示带隙电压VBG尚未吻合理想值(设计目标值)VBGi，所以时钟控制电路135将时钟信号CLK提供给斩波放大器111。当比较结果为第二逻辑准位(例如高逻辑准位)时，表示带隙电压VBG已吻合理想值(设计目标值)VBGi，所以时钟控制电路135不将时钟信号CLK提供给斩波放大器111。
值得注意的是，在不同的应用情境中，校准电路130的相关功能可以利用一般的编程语言(programming languages，例如C或C++)、硬件描述语言(hardware descriptionlanguages，例如Verilog HDL或VHDL)或其他合适的编程语言来实现为软件、韧体或硬件。可执行所述相关功能的编程语言可以被布置为任何已知的计算器可存取媒体(computer-accessible medias)，例如磁带(magnetic tapes)、半导体(semiconductors)内存、磁盘(magnetic disks)或光盘(compact disks，例如CD-ROM或DVD-ROM)，或者可通过互联网(Internet)、有线通信(wired communication)、无线通信(wireless communication)或其它通信介质传送所述编程语言。所述编程语言可以被存放在计算器的可存取媒体中，以便于由计算器的处理器来存取/执行所述软件(或韧体)的编程码(programming codes)。对于硬件实现，一或多个控制器、微控制器、微处理器、特殊应用集成电路(Application-specific integrated circuit,ASIC)、数字信号处理器(digital signal processor,DSP)、场可程序逻辑门阵列(Field Programmable Gate Array,FPGA)及/或其他处理单元中的各种逻辑区块、模块和电路可以被用于实现或执行本文实施例所述功能。另外，本发明的装置和方法可以通过硬件和软件的组合来实现。
综上所述，本发明诸实施例所述电压产生装置及其校准方法，其于校准期间的第一阶段先校准带隙电路的电阻，然后才于校准期间的第二阶段校准稳压器电路的电阻。所述电压产生装置采用了具有斩波放大器的带隙电路来提供稳定且精准的带隙电压，以及采用了稳压器电路来提供驱动能力。于校准期间的第二阶段与正常操作期间都不提供时钟信号给斩波放大器，因此可以消除斩波放大器的时钟噪声(开关噪声)。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (9)

1.一种电压产生装置，其特征在于，包括：
带隙电路，包含斩波放大器与至少一个带隙电路电阻，所述带隙电路提供带隙电压；
稳压器电路，耦接至所述带隙电路以接收所述带隙电压，依据所述带隙电压来对应产生输出电压，其中所述稳压器电路包含至少一个稳压器电阻；以及
校准电路，耦接至所述带隙电路以接收所述带隙电压，耦接至所述稳压器电路以接收所述输出电压，其中
于校准期间的第一阶段，所述校准电路检测所述带隙电压并且依照所述带隙电压对应设定所述至少一个带隙电路电阻中的至少一个电阻的阻值，以及
于所述校准期间的第二阶段，所述校准电路检测所述输出电压并且依照所述输出电压对应设定所述至少一个稳压器电阻中的至少一个电阻的阻值，
其中所述校准电路于所述校准期间的所述第一阶段提供时钟信号给所述斩波放大器，以及于所述校准期间的所述第二阶段与正常操作期间不提供所述时钟信号给所述斩波放大器。
2.根据权利要求1所述的电压产生装置，其特征在于，所述斩波放大器包括：
路由电路，具有第一输入端、第二输入端、第一输出端、第二输出端与控制端，其中所述路由电路的所述控制端耦接至所述校准电路以接收所述时钟信号，当所述时钟信号为第一逻辑准位时所述路由电路的所述第一输入端电性连接至所述路由电路的所述第一输出端以及所述路由电路的所述第二输入端电性连接至所述路由电路的所述第二输出端，以及当所述时钟信号为第二逻辑准位时所述路由电路的所述第一输入端电性连接至所述路由电路的所述第二输出端以及所述路由电路的所述第二输入端电性连接至所述路由电路的所述第一输出端；以及
运算放大器，具有第一输入端、第二输入端与输出端，其中所述运算放大器的所述第一输入端耦接至所述路由电路的所述第一输出端，所述运算放大器的所述第二输入端耦接至所述路由电路的所述第二输出端，以及所述运算放大器的所述输出端作为所述斩波放大器的输出端。
3.根据权利要求1所述的电压产生装置，其特征在于，所述至少一个带隙电路电阻包括第一电阻、第二电阻、第三电阻与第四电阻，所述第二电阻的第一端耦接至所述第一电阻的第一端，所述第二电阻的第二端耦接至所述斩波放大器的第一输入端，所述第一电阻的第二端耦接至所述斩波放大器的第二输入端，所述第三电阻的第一端耦接至所述第一电阻的所述第二端，所述第四电阻的第一端耦接至所述斩波放大器的输出端，所述第四电阻的第二端耦接至所述第一电阻的所述第一端，所述带隙电路还包括：
第一晶体管，所述第一晶体管的第一端耦接至所述第三电阻的第二端，所述第一晶体管的第二端与控制端耦接至参考电压；
第二晶体管，所述第二晶体管的第一端耦接至所述第二电阻的所述第二端，所述第二晶体管的第二端与控制端耦接至所述参考电压；以及
低通滤波电路，所述低通滤波电路的输入端耦接至所述斩波放大器的所述输出端，所述低通滤波电路的输出端输出所述带隙电压给所述稳压器电路。
4.根据权利要求3所述的电压产生装置，其特征在于，所述低通滤波电路包括：
电阻，所述电阻的第一端耦接至所述斩波放大器的所述输出端，所述电阻的第二端输出所述带隙电压给所述稳压器电路；以及
电容，所述电容的第一端耦接至所述电阻的所述第二端，所述电容的第二端耦接至所述参考电压。
5.根据权利要求1所述的电压产生装置，其特征在于，所述斩波放大器的输出端作为所述带隙电路的输出端以提供所述带隙电压给所述稳压器电路，所述至少一个带隙电路电阻包括第一电阻、第二电阻、第三电阻与第四电阻，所述第二电阻的第一端耦接至所述第一电阻的第一端，所述第二电阻的第二端耦接至所述斩波放大器的第一输入端，所述第一电阻的第二端耦接至所述斩波放大器的第二输入端，所述第三电阻的第一端耦接至所述第一电阻的所述第二端，所述第四电阻的第一端耦接至所述斩波放大器的所述输出端，所述第四电阻的第二端耦接至所述第一电阻的所述第一端，所述带隙电路还包括：
第一晶体管，所述第一晶体管的第一端耦接至所述第三电阻的第二端，所述第一晶体管的第二端与控制端耦接至参考电压；以及
第二晶体管，所述第二晶体管的第一端耦接至所述第二电阻的所述第二端，所述第二晶体管的第二端与控制端耦接至所述参考电压。
6.根据权利要求1所述的电压产生装置，其特征在于，所述至少一个稳压器电阻包括第一电阻与第二电阻，所述第二电阻的第一端耦接至所述第一电阻的第一端，所述第二电阻的第二端耦接至参考电压，所述稳压器电路还包括：
误差放大器，所述误差放大器的第一输入端耦接至所述带隙电路的输出端以接收所述带隙电压，所述误差放大器的第二输入端耦接至所述第一电阻的所述第一端；以及
功率晶体管，所述功率晶体管的第一端耦接至输入电压，所述功率晶体管的控制端耦接至所述误差放大器的输出端，所述功率晶体管的第二端耦接至所述第一电阻的第二端，以及所述功率晶体管的所述第二端输出所述输出电压。
7.一种电压产生装置，其特征在于，包括：
带隙电路，包含斩波放大器与至少一个带隙电路电阻，所述带隙电路提供带隙电压；
稳压器电路，耦接至所述带隙电路以接收所述带隙电压，依据所述带隙电压来对应产生输出电压，其中所述稳压器电路包含至少一个稳压器电阻；以及
校准电路，耦接至所述带隙电路以接收所述带隙电压，耦接至所述稳压器电路以接收所述输出电压，其中
于校准期间的第一阶段，所述校准电路检测所述带隙电压并且依照所述带隙电压对应设定所述至少一个带隙电路电阻中的至少一个电阻的阻值，以及
于所述校准期间的第二阶段，所述校准电路检测所述输出电压并且依照所述输出电压对应设定所述至少一个稳压器电阻中的至少一个电阻的阻值，
其中所述校准电路包括：
电压比较器，所述电压比较器的第一输入端耦接至所述带隙电路的输出端以接收所述带隙电压，所述电压比较器的第二输入端接收参考电压，以及所述电压比较器的输出端输出比较结果；
计数器，用以计数时钟信号，以及输出计数值；
缓存器，耦接至所述计数器以接收所述计数值，以及耦接至所述电压比较器以接收所述比较结果，其中当所述比较结果为第一逻辑准位时所述缓存器以所述计数值更新储存结果，以及当所述比较结果为第二逻辑准位时所述缓存器不更新所述该储存结果；以及
逻辑控制电路，耦接至所述缓存器以接收所述储存结果，所述逻辑控制电路依照所述储存结果对应调整阻值调整命令，并将所述阻值调整命令输出给所述至少一个带隙电路电阻中的所述至少一个电阻以设定阻值。
8.根据权利要求7所述的电压产生装置，其特征在于，所述校准电路还包括：
时钟控制电路，具有用以接收该时钟信号的输入端，其中所述时钟控制电路的输出端耦接至所述斩波放大器，所述时钟控制电路的控制端耦接至所述电压比较器的所述输出端以接收所述比较结果，当所述比较结果为所述第一逻辑准位时所述时钟控制电路将所述时钟信号提供给所述斩波放大器，以及当所述比较结果为所述第二逻辑准位时所述时钟控制电路不将所述时钟信号提供给所述斩波放大器。
9.一种电压产生装置的校准方法，其特征在于，包括：
由带隙电路提供带隙电压，其中所述带隙电路包含斩波放大器与至少一个带隙电路电阻；
于校准期间的第一阶段，由校准电路检测所述带隙电压，并且依照所述带隙电压对应设定所述至少一个带隙电路电阻中的至少一个电阻的阻值；
由稳压器电路依据所述带隙电压来对应产生输出电压，其中所述稳压器电路包含至少一个稳压器电阻；
于所述校准期间的第二阶段，由所述校准电路检测所述输出电压，并且依照所述输出电压对应设定所述至少一个稳压器电阻中的至少一个电阻的阻值；
于所述校准期间的所述第一阶段，由所述校准电路提供时钟信号给所述斩波放大器；以及
于所述校准期间的所述第二阶段与正常操作期间，不提供所述时钟信号给所述斩波放大器。
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