CN109992255B - 具有进位链结构的双输出查找表及可编程逻辑单元 - Google Patents

Abstract

本发明公开了一种具有进位链结构的双输出查找表及可编程逻辑单元，双输出查找表包括：F0、F1、F2、F3和F4，进位链的多路选择器mux，以及2选1的多路选择器mx2和mx3。F0、F1、F2、F3的输出均与F4的数据输入端相连，F4有两个控制端和一个数据输出端，其中，F4的一个控制端连接mx3的输出，另一个控制端接d/vdd/gnd，mx3的输入分别与mx2的输出、输入端d连接，mx3的控制端与配置SRAM相连，mx2的数据输入端分别与输入端c、cin相连，mx2的控制端与配置SRAM相连，mux的输入端连接F2和F3的输出，mux的控制端与mx2的输出相连，mux的输出端既连接至下一级的输入，又连接至本级的数据输出，提高了算术模式下的资源利用率，并且能够实现普通模式下具有公共输入端的两个多输入函数。

Description

具有进位链结构的双输出查找表及可编程逻辑单元

技术领域

本公开属于数字集成电路技术领域，涉及一种具有进位链结构的双输出查找表及可编程逻辑单元，特别涉及一种具有高资源利用率的具有进位链结构的双输出查找表及包含该双输出查找表的可编程逻辑单元。

背景技术

现场可编程门阵列(FPGA，Field-Programmable Gate Array)是一种通用的逻辑电路，与中央处理器(CPU，Central Processing Unit)、数字信号处理(DSP，DigitalSignal Processing)并称为三大通用信号处理器件，具有灵活性高、并行性高、开发风险低的优点，已广泛的应用于工业控制、航空航天、通信、汽车电子、数据中心、智能处理等领域，并且占据着越来越多的市场份额。

作为一种可编程器件，FPGA由可编程逻辑模块(RLM，Reconfigurable LogicModule)、可编程互连资源(RR，Reconfigurable Routing)、可编程输入输出模块(Reconfigurable IO module)、嵌入式IP(块存储器、DSP等)等组成。其中可编程逻辑模块是FPGA的核心，用户电路中的通用逻辑功能都要通过配置RLM来实现。而RLM是由可编程逻辑单元(BLE，Reconfigurable Logic Element)构成的。因此研究灵活高效的BLE结构对提升FPGA的功能和性能具有重要的意义。

FPGA中可编程逻辑单元的主要功能是为数字系统提供最基本的逻辑功能、算术功能、数据存储功能等。研究者们曾提出过多种BLE实现结构，包括基于传输管、与非门、多路选择器、查找表、以及与非锥等结构。综合考虑面积、速度、功耗和实现功能等因素，目前FPGA中普遍采用的是基于查找表结构的可编程逻辑单元。图1为现有技术中一典型的可编辑逻辑单元(BLE)的结构框图。如图1所示，典型的BLE包括一个4输入功能产生单元和一个寄存器。其中4输入功能产生单元通常使用查找表的形式来实现4个输入的任意逻辑操作；寄存器用来实现时序逻辑中的数据寄存。BLE具有的基本功能模式包括逻辑模式、算术模式、时序模式等。

其中4输入查找表的算术模式，一般采用查找表来实现。具体电路实现上往往采用一部分查找表计算和，另一部分查找表计算进位。这种实现方式充分利用了查找表的灵活性高的功能，不需要额外的加法器就能够实现算术操作，但是这种结构的进位输出往往需要连接到下一个BLE的进位输入，以实现多位的算术运算，FPGA厂商一般不再将进位通过本BLE；若要输出，则需要将进位连接到下一个BLE，然后通过一个BLE的输出管脚进行输出。这样在进位n位加法的时候，就需要利用n+1个BLE，考虑到位数较少的加法，例如单bit全加器，就需要2个BLE，面积利用率较低。

因此，有必要提出一种提高资源(面积)利用率的可编程逻辑单元的结构。

发明内容

(一)要解决的技术问题

本公开提供了一种具有进位链结构的双输出查找表及可编程逻辑单元，以至少部分解决以上所提出的技术问题。

(二)技术方案

根据本公开的一个方面，提供了一种具有进位链结构的双输出查找表，包括：F0、F1、F2、F3和F4，进位链的多路选择器mux，以及2选1的多路选择器mx2和mx3；其中，F0、F1、F2、F3的输出均与F4的数据输入端相连，F4有两个控制端和一个数据输出端，其中，F4的一个控制端连接mx3的输出，另一个控制端接d/vdd/gnd，mx3的输入分别与mx2的输出、输入端d连接，mx3的控制端与配置SRAM相连，mx2的数据输入端分别与输入端c、cin相连，mx2的控制端与配置SRAM相连；mux的输入端连接F2和F3的输出，mux的控制端与mx2的输出相连，mux的输出端既连接至下一级的输入，又连接至本级的数据输出。

在本公开的一些实施例中，F0、F1、F2和F3均与输入端a、b相连，进行算术运算时，通过对F0、F1、F2和F3配置合适的SRAM，并配置SRAM使得mx2对mux的控制端来源进行选择，同时通过配置SRAM使得mx3选择mx2的输出作为F4的第一控制端，将F4的第二控制端所接的d/vdd/gnd固定成固定电平gnd，使得F4输出算术运算的和/差，mux输出算术运算的进位/借位，mux的输出同时送到BLE的普通输出和下一个BLE的进位输入。

在本公开的一些实施例中，双输出查找表能够实现普通模式下具有公共输入端的两个相同或不同的多输入函数，且该多输入函数的组合形式为：xlut+ylut组合，其中，x表示输入个数小于等于4，y表示输入个数小于等于3。

在本公开的一些实施例中，两个相同或不同的多输入函数的组合形式为：4lut+3lut组合。

在本公开的一些实施例中，F0、F1、F2、F3和F4接收输入a、b、c和d，构成一个四输入查找表，mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，形成4lut+3lut组合。

在本公开的一些实施例中，两个相同或不同的多输入函数的组合形式为：3lut+3lut组合。

在本公开的一些实施例中，F4的一个控制端接输入端d，对应另一个控制端接入d/vdd/gnd中的vdd，从而构成一个三输入查找表，mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，由于mux的控制端与F4的输入不同，从而形成有1个输入端不同的且功能相同的3lut+3lut组合。

在本公开的一些实施例中，F4的一个控制端接输入端d，对应另一个控制端接入d/vdd/gnd中的gnd，从而构成一个三输入查找表，mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，由于mux的控制端与F4的输入不同，从而形成有1个输入端不同的且功能不同的3lut+3lut组合。

在本公开的一些实施例中，F4的一个控制端接输入端c，对应另一个控制端接入d/vdd/gnd中的gnd，从而构成一个三输入查找表，mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，由于mux的控制端与F4的输入不同，从而形成3个输入端相同的且功能不同的3lut+3lut组合。

根据本公开的另一个方面，提供了一种可编程逻辑单元，包括本公开提到的任一种双输出查找表；可选的，该可编程逻辑单元还包括：寄存器。

(三)有益效果

从上述技术方案可以看出，本公开提供的具有进位链结构的双输出查找表及可编程逻辑单元，至少具有以下有益效果：

(1)提高了算术模式下的资源利用率：通过将进位链的多路选择器mux的输出连向下一个BLE的输入的同时，还连接到BLE的普通输出，实现将进位输出通过本级BLE直接输出，提高了在算术模式下的资源利用率，在进行单位加法的条件下，资源利用率能够提高50％，在n位加法的条件下，资源利用率能够提高1/(n+1)；

(2)可实现普通模式下具有公共输入端的两个相同或不同的多输入函数：通过对进位链的多路选择器mux的控制端、F4的控制端的输入设置进行变化组合，能够实现普通模式下具有公共输入端的两个多输入功能函数，这两个多输入函数的组合可以是4lut(4输入)+3lut(3输入)组合，3lut+3lut组合(输入完全相同且功能相同)，3lut+3lut组合(输入完全相同且功能不同)，3lut+3lut组合(有一个输入端不同且功能不同，或者有一个输入端不同且功能相同)，以及其他输入个数更少的组合。

附图说明

图1为现有技术中一典型的可编辑逻辑单元(BLE)的结构框图。

图2为根据本公开一实施例所示的具有进位链结构的双输出查找表的结构示意图。

图3为现有技术中的查找表的结构示意图。

图4为如图2所示的具有进位链结构的双输出查找表实现为算术模式的示意图。

图5为如图2所示的具有进位链结构的双输出查找表实现具有两个公共输入端的双三输入函数的示意图。

图6为如图2所示的具有进位链结构的双输出查找表实现具有两个公共输入端的4lut+3lut双函数组合的示意图。

具体实施方式

本公开提供了一种具有进位链结构的双输入查找表及可编程逻辑单元，在现有查找表的基础上再增加一个2选1的多路选择器mx3并增加一个普通输出，能够实现将进位通过本级BLE进行输出，提高了在算术模式下的资源利用率；同时通过配置mx2、mx3的控制端输入对mux的控制端来源进行选择以及对F4的控制端的输入设置进行变化组合，能够实现在普通模式下的具有两个公共输入端的两个相同或不同的多输入函数。

为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。本公开中，F0、F1、F2、F3均为两输入查找表，也称为两输入功能产生单元；F4为一个4选1的多路选择器。

在本公开的第一个示例性实施例中，提供了一种具有进位链结构的双输入查找表。

图2为根据本公开一实施例所示的具有进位链结构的双输出查找表的结构示意图。

参照图2所示，本公开的具有进位链结构的双输出查找表，包括：F0、F1、F2、F3和F4，进位链的多路选择器mux，以及2选1的多路选择器mx2和mx3；其中，F0、F1、F2、F3的输出均与F4的数据输入端相连，F4有两个控制端和一个数据输出端，其中，F4的一个控制端连接mx3的输出，另一个控制端接d/vdd/gnd，mx3的输入分别与mx2的输出、输入端d连接，mx3的控制端与配置SRAM相连，mx2的数据输入端分别与输入端c、cin相连，mx2的控制端与配置SRAM相连；mux的输入端连接F2和F3的输出，mux的控制端与mx2的输出相连，mux的输出端既连接至下一级的输入，又连接至本级的数据输出。

下面参照附图来详细说明本实施例中具有进位链结构的双输出查找表相对于现有技术的改进和有益效果。

图3为现有技术中的查找表的结构示意图。

现有的4输入功能产生单元通常使用查找表的形式来实现4个输入的任意逻辑操作，4输入查找表的算术模式的具体电路通过采用一部分查找表计算和，另一部分查找表计算进位。如图3所示，进行算术运算时，将F4的d/gnd输入选择gnd，将c/cin输入选择cin，通过对F0、F1、F2和F3配置合适的SRAM，就能够使得F4的输出等干a+b+cin的和，mux的输出等于a+b+cin的进位输出。此种结构的进位输出往往需要连接到下一个BLE的进位输入，以实现多位的算术运算，若要输出，则需要将进位连接到下一个BLE，然后通过一个BLE的输出管脚进行输出。这样在进位n位加法的时候，就需要利用n+1个BLE，考虑到位数较少的加法，例如单bit全加器，就需要2个BLE，面积利用率较低。

对比图2和图3所示，本实施例提供的具有进位链结构的查找表与现有技术相比，在结构上至少具有如下区别点：

1、增加了进位链的多路选择器mux的输出，该输出不是连向下一个(下一级)BLE的进位输入，而是连到BLE(本级)的数据输出，用户在实用上与普通输出没有区别。在具体实施上只需要将mux的输出在连至下一个BLE的进位输入的同时，将其连接至BLE的普通输出即可。

2、增加多路选择器mx3，mx3的输入来源为mx2的输出和输入端d，其输出接F4的两个控制端的输入之一。

图4为如图2所示的具有进位链结构的双输出查找表实现为算术模式的示意图。

如图4所示，本实施例中，多路选择器mux的输出端既连接至下一级的输入，又连接至本级的数据输出，本级的数据输出为普通输出，连接至下一级的输出为进位输出。

进位输出与普通输出的不同是：进位输出只能连接到下一个BLE的进位输入(该BLE位置固定)，而普通输出能够通过通道连接到任意BLE的输入。本公开所示的进位链结构能够将进位输出通过本级BLE直接输出，在进行单位加法的条件下，资源利用率能够提高50％，在n位加法的条件下，资源利用率能够提高1/(n+1)。

本公开所示的具有进位链结构的双输出查找表通过增加了一个多路选择器mx3，对整个查找表的mx2输出与d选择。

在本公开的一些实施例中，F0、F1、F2和F3均与输入端a、b相连，进行算术运算时，通过对F0、F1、F2和F3配置合适的SRAM，并配置SRAM使得mx2对mux的控制端来源进行选择，同时通过配置SRAM使得mx3选择mx2的输出作为F4的第一控制端，将F4的第二控制端所接的d/vdd/gnd固定成固定电平gnd，使得F4输出算术运算的和/差，mux输出算术运算的进位/借位，mux的输出同时送到BLE的普通输出和下一个BLE的进位输入。

此外，本实施例的具有进位链结构的双输出查找表，通过对进位链的多路选择器mux的控制端、F4的输入端的设置进行变化组合，能够实现普通模式下具有公共输入端的两个多输入功能函数，多输入功能函数的组合形式为：xlut+ylut组合，其中，x表示输入个数小于等于4，y表示输入个数小于等于3。

在本公开的一些实施例中，两个相同或不同的多输入函数的组合形式为：3lut+3lut组合。

在本公开的一些实施例中，F4的一个控制端接输入端d，对应另一个控制端接入d/vdd/gnd中的vdd，从而构成一个三输入查找表，mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，由于mux的控制端与F4的输入不同，从而形成有1个输入端不同的且功能相同的3lut+3lut组合。

在本公开的一些实施例中，如图5所示，F4的一个控制端接输入端d，对应另一个控制端接入d/vdd/gnd中的gnd，从而构成一个三输入查找表，mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，由于mux的控制端与F4的输入不同，从而形成有1个输入端不同的且功能不同的3lut+3lut组合。

在本公开的一些实施例中，F4的一个控制端接输入端c，对应另一个控制端接入d/vdd/gnd中的gnd，从而构成一个三输入查找表，mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，由于mux的控制端与F4的输入不同，从而形成3个输入端相同的且功能不同的3lut+3lut组合。

图5为如图2所示的具有进位链结构的双输出查找表实现具有两个公共输入端的双三输入函数的示意图。

本实施例中，如图5所示，当图2所示的进位链结构中的2选1的多路选择器mx2选择输入端c进行输出作为进位链的多路选择器mux的控制端，在F4的一个控制端选择输入端d进行输入，并选择另一个控制端d/vdd/gnd接gnd，那么，通过连接至本级的数据输出，mux与输入a、b的F2及F3构成一个三输入查找表，实现三输入函数的一个普通输出；F4的一个控制端输入为：d，另一个控制端接入gnd，F4与输入a、b的F0及F1构成一个三输入查找表；从而实现具有两个公共输入端(a、b)的双(两个)三输入函数，即实现了3lut+3lut组合(有一个输入端不同且功能不同)的形式。本公开中的两个函数组合中的功能相同或功能不同对应情况为：当两个函数用的存储单元是完全相同的，这两个函数视为功能相同，当两个函数的存储单元完全独立时，这两个函数视为功能不同。

在其它实施例中，根据2选1的多路选择器mx2的选择输出和F4的控制端输入的选择变化，可实现其他类型的组合形式，比如：4lut(4输入)+3lut(3输入)组合，3lut+3lut组合(输入完全相同且功能相同)以及其他输入个数更少的组合，形如xlut+ylut组合，其中，x表示输入个数小于等于4，y表示输入个数小于等于3。

图6为如图2所示的具有进位链结构的双输出查找表实现具有两个公共输入端的4lut+3lut双函数组合的示意图。

在本公开的一些实施例中，两个相同或不同的多输入函数的组合形式为：4lut+3lut组合。如图6所示，F0、F1、F2、F3和F4接收输入a、b、c和d，构成一个四输入查找表，mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，形成4lut+3lut组合。

可见，利用进位链的多路选择器mux和增加的多路选择器mx2，通过对进位链的多路选择器mux的控制端、F4的输入端的设置进行变化组合，能够实现普通模式下具有公共输入端的两个多输入功能函数，这两个多输入函数的组合可以是这两个多输入函数的组合可以是4lut(4输入)+3lut(3输入)组合，3lut+3lut组合(输入完全相同且功能相同)，3lut+3lut组合(输入完全相同且功能不同)，3lut+3lut组合(有一个输入端不同且功能不同，或者有一个输入端不同且功能相同)，以及其他输入个数更少的组合。

在本公开的第二个示例性实施例中，提供了一种可编程逻辑单元，该可编程逻辑单元包含本公开提到的任一种具有进位链结构的双输入查找表。

本实施例中，该可编程逻辑单元还包括寄存器。

综上所述，本公开提供了一种具有进位链结构的双输出查找表及可编程逻辑单元，在现有查找表的基础上再增加一个2选1的多路选择器mx3并增加一个普通输出，能够实现将进位通过本级BLE进行输出，提高了在算术模式下的资源利用率，在进行单位加法的条件下，资源利用率能够提高50％，在n位加法的条件下，资源利用率能够提高1/(n+1)；同时通过配置mx2、mx3的控制端输入对mux的控制端来源进行选择以及对F4的控制端的输入设置进行变化组合，能够实现在普通模式下的具有两个公共输入端的两个相同或不同的多输入函数，这两个多输入函数的组合可以是4lut(4输入)+3lut(3输入)组合，3lut+3lut组合(输入完全相同且功能相同)，3lut+3lut组合(输入完全相同且功能不同)，3lut+3lut组合(有一个输入端不同且功能不同，或者有一个输入端不同且功能相同)，以及其他输入个数更少的组合。

需要说明的是，单词“包含”或“包括”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。

说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。

并且，为实现图面整洁的目的，一些习知惯用的结构与组件在附图可能会以简单示意的方式绘示之。另外，本案的附图中部分的特征可能会略为放大或改变其比例或尺寸，以达到便于理解与观看本发明的技术特征的目的，但这并非用于限定本发明。依照本案所公开的内容所制造的产品的实际尺寸与规格应是可依据生产时的需求、产品本身的特性、及搭配本公开的内容据以调整，于此进行声明。

以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种具有进位链结构的双输出查找表，其特征在于，包括：

两输入查找表F0、F1、F2、F3和4选1多路选择器F4，进位链的多路选择器mux，以及2选1的多路选择器mx2和mx3；

其中，F0、F1、F2、F3的输出均与F4的数据输入端相连，F4有两个控制端和一个数据输出端，其中，F4的一个控制端连接mx3的输出，另一个控制端接d/vdd/gnd，mx3的输入分别与mx2的输出、输入端d连接，mx3的控制端与配置SRAM相连，mx2的数据输入端分别与输入端c、cin相连，mx2的控制端与配置SRAM相连；

mux的输入端连接F2和F3的输出，mux的控制端与mx2的输出相连，mux的输出端既连接至下一级的输入，又连接至本级的数据输出。

2.根据权利要求1所述的双输出查找表，其特征在于，

所述F0、F1、F2和F3均与输入端a、b相连，进行算术运算时，通过对F0、F1、F2和F3配置合适的SRAM，并配置SRAM使得mx2对mux的控制端来源进行选择，同时通过配置SRAM使得mx3选择mx2的输出作为F4的第一控制端，将F4的第二控制端所接的d/vdd/gnd固定成固定电平gnd，使得F4输出算术运算的和/差，mux输出算术运算的进位/借位，mux的输出同时送到BLE的普通输出和下一个BLE的进位输入。

3.根据权利要求1所述的双输出查找表，其特征在于，所述双输出查找表能够实现普通模式下具有公共输入端的两个相同或不同的多输入函数，且所述多输入函数的组合形式为：xlut+ylut组合，其中，x表示输入个数小于等于4，y表示输入个数小于等于3。

4.根据权利要求3所述的双输出查找表，其特征在于，所述两个相同或不同的多输入函数的组合形式为：4lut+3lut组合。

5.根据权利要求4所述的双输出查找表，其特征在于，所述F0、F1、F2、F3和F4接收输入a、b、c和d，构成一个四输入查找表，所述mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，形成4lut+3lut组合。

6.根据权利要求3所述的双输出查找表，其特征在于，所述两个相同或不同的多输入函数的组合形式为：3lut+3lut组合。

7.根据权利要求6所述的双输出查找表，其特征在于，所述F4的一个控制端接输入端d，对应另一个控制端接入d/vdd/gnd中的vdd，从而构成一个三输入查找表，所述mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，形成有1个输入端不同的且功能相同的3lut+3lut组合。

8.根据权利要求6所述的双输出查找表，其特征在于，所述F4的一个控制端接输入端d，对应另一个控制端接入d/vdd/gnd中的gnd，从而构成一个三输入查找表，所述mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，形成有1个输入端不同的且功能不同的3lut+3lut组合。

9.根据权利要求6所述的双输出查找表，其特征在于，所述F4的一个控制端接输入端c，对应另一个控制端接入d/vdd/gnd中的gnd，从而构成一个三输入查找表，所述mux的控制端与输入端c相连，并与输入a、b的F2及F3构成一个三输入查找表，形成3个输入端相同的且功能不同的3lut+3lut组合。

10.一种可编程逻辑单元，其特征在于，包括权利要求1至9中任一项所述的具有进位链结构的双输出查找表；

可选的，该可编程逻辑单元还包括：寄存器。

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