CN109859670A - 一种移位寄存器单元及其驱动方法、栅极驱动电路 - Google Patents

Abstract

本发明公开一种移位寄存器单元及其驱动方法、栅极驱动电路，涉及显示技术领域，为解决移位寄存器单元中，由于下拉节点的电平无法得到有效的控制而导致的移位寄存器单元的栅极驱动信号输出端输出异常的问题。所述移位寄存器单元中第一下拉节点降噪电路用于在移位寄存器单元的第一部分工作时段，在第二电源信号输入端的控制下，控制导通第一下拉节点和第一电平信号输入端之间的连接；第二下拉节点降噪电路用于在第二部分工作时段，在第一电源信号输入端的控制下，控制导通第二下拉节点和第一电平信号输入端之间的连接；第一部分工作时段和第二部分工作时段组成移位寄存器单元的整个工作时段。本发明提供的移位寄存器单元用于提供栅极驱动信号。

Description

一种移位寄存器单元及其驱动方法、栅极驱动电路

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路。

背景技术

随着显示技术的不断发展，对集成在显示装置中阵列基板上的移位寄存器单元的要求越来越高，目前移位寄存器单元在工作时包括多个工作周期，每个工作周期主要包括输入时段、输出时段、复位时段和保持时段，在输入时段和输出时段，移位寄存器单元中的下拉节点一般处于非有效电平，在复位时段下拉节点处于有效电平，在保持时段下拉节点的电平跟随下拉节点控制电路中接入的时钟信号的电平进行周期性的变化，即周期性的在有效电平和非有效电平之间切换。

由于下拉节点用于控制移位寄存器单元的栅极驱动信号输出端在复位时段和保持时段停止输出，因此在保持时段，当下拉节点为非有效电平，无法实现对移位寄存器单元的栅极驱动信号输出端的输出进行控制，导致栅极驱动信号输出端容易出现异常输出的问题。若考虑控制下拉节点在保持时段均处于有效电平，又容易使得移位寄存器单元在下一个工作周期的输入时段和输出时段仍然处于有效电平，从而导致移位寄存器单元的栅极驱动信号输出端输出异常。

发明内容

本发明的目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路，用于解决移位寄存器单元中，由于下拉节点的电平无法得到有效的控制而导致的移位寄存器单元的栅极驱动信号输出端输出异常的问题。

为了实现上述目的，本发明提供如下技术方案：

本发明的第一方面提供一种移位寄存器单元，包括用于输入第一电源信号的第一电源信号输入端和用于输入第二电源信号的第二电源信号输入端，所述第一电源信号和所述第二电源信号相位相反，所述移位寄存器单元还包括：第一下拉节点降噪电路和第二下拉节点降噪电路；其中，

所述第一下拉节点降噪电路分别与所述第二电源信号输入端、第一下拉节点和第一电平信号输入端连接，用于在所述移位寄存器单元的第一部分工作时段，在所述第二电源信号输入端的控制下，控制导通所述第一下拉节点和所述第一电平信号输入端之间的连接；在所述移位寄存器单元的第二部分工作时段，在所述第二电源信号输入端的控制下，控制断开所述第一下拉节点和所述第一电平信号输入端之间的连接；

所述第二下拉节点降噪电路分别与所述第一电源信号输入端、第二下拉节点和所述第一电平信号输入端连接，用于在所述第一部分工作时段，在所述第一电源信号输入端的控制下，控制断开所述第二下拉节点和所述第一电平信号输入端之间的连接；在所述第二部分工作时段，在所述第一电源信号输入端的控制下，控制导通所述第二下拉节点和所述第一电平信号输入端之间的连接；

所述第一部分工作时段和所述第二部分工作时段组成所述移位寄存器单元的整个工作时段。

可选的，所述第一下拉节点降噪电路包括第一晶体管，所述第一晶体管的控制极与所述第二电源信号输入端连接，所述第一晶体管的第一极与所述第一下拉节点连接，所述第一晶体管的第二极与所述第一电平信号输入端连接；

所述第二下拉节点降噪电路包括第二晶体管，所述第二晶体管的控制极与所述第一电源信号输入端连接，所述第二晶体管的第一极与所述第二下拉节点连接，所述第二晶体管的第二极与所述第一电平信号输入端连接。

可选的，所述移位寄存器单元还包括：

上拉节点控制电路，分别与输入信号端、上拉节点、复位端、所述第一电平信号输入端、所述第一下拉节点和所述第二下拉节点连接，用于在所述输入信号端的控制下，控制导通或断开所述上拉节点与所述输入信号端之间的连接，用于在所述复位端的控制下，控制导通或断开所述上拉节点与所述第一电平信号输入端之间的连接，用于在所述第一下拉节点的控制下，控制导通或断开所述上拉节点与所述第一电平信号输入端之间的连接，用于在所述第二下拉节点的控制下，控制导通或断开所述上拉节点与所述第一电平信号输入端之间的连接；

第一下拉节点控制电路，分别与所述上拉节点、所述第一电源信号输入端、第一下拉控制节点、所述第一电平信号输入端和所述第一下拉节点连接，用于在所述第一电源信号输入端和所述上拉节点的控制下控制所述第一下拉控制节点的电位，还用于在所述第一下拉控制节点和所述上拉节点的控制下，控制所述第一下拉节点的电位；

第二下拉节点控制电路，分别与所述上拉节点、所述第二电源信号输入端、第二下拉控制节点、所述第一电平信号输入端和所述第二下拉节点连接，用于在所述第二电源信号输入端和所述上拉节点的控制下控制所述第二下拉控制节点的电位，还用于在所述第二下拉控制节点和所述上拉节点的控制下，控制所述第二下拉节点的电位；

输出电路，分别与时钟信号输入端、所述上拉节点、所述第一下拉节点、所述第二下拉节点、所述复位端、第一电平信号输入端和栅极驱动信号输出端连接，用于在所述上拉节点的控制下，控制导通或断开所述时钟信号输入端与所述栅极驱动信号输出端之间的连接，用于在所述复位端的控制下，控制导通或断开所述栅极驱动信号输出端与所述第一电平信号输入端之间的连接，用于在所述第一下拉节点的控制下，控制导通或断开所述栅极驱动信号输出端与所述第一电平信号输入端之间的连接，用于在所述第二下拉节点的控制下，控制导通或断开所述栅极驱动信号输出端与所述第一电平信号输入端之间的连接。

可选的，所述上拉节点控制电路包括：

第三晶体管，所述第三晶体管的控制极和所述第三晶体管的第一极均与所述输入信号端连接，所述第三晶体管的第二极与所述上拉节点连接；

第四晶体管，所述第四晶体管的控制极与所述复位端连接，所述第四晶体管的第一极与所述上垃节点连接，所述第四晶体管的第二极与所述第一电平信号输入端连接；

第五晶体管，所述第五晶体管的控制极与所述第一下拉节点连接，所述第五晶体管的第一极与所述上垃节点连接，所述第五晶体管的第二极与所述第一电平信号输入端连接；

第六晶体管，所述第六晶体管的控制极与所述第二下拉节点连接，所述第六晶体管的第一极与所述上垃节点连接，所述第六晶体管的第二极与所述第一电平信号输入端连接。

可选的，所述第一下拉节点控制电路包括：

第七晶体管，所述第七晶体管的控制极和所述第七晶体管的第一极均与所述第一电源信号输入端连接，所述第七晶体管的第二极与所述第一下拉控制节点连接；

第八晶体管，所述第八晶体管的控制极与所述第一下拉控制节点连接，所述第八晶体管的第一极与所述第一电源信号输入端连接，所述第八晶体管的第二极与所述第一下拉节点连接；

第九晶体管，所述第九晶体管的控制极与所述上拉节点连接，所述第九晶体管的第一极与所述第一下拉控制节点连接，所述第九晶体管的第二极与所述第一电平信号输入端连接；

第十晶体管，所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极与所述第一下拉节点连接，所述第十晶体管的第二极与所述第一电平信号输入端连接。

可选的，所述第二下拉节点控制电路包括：

第十一晶体管，所述第十一晶体管的控制极和所述第十一晶体管的第一极均与所述第二电源信号输入端连接，所述第十一晶体管的第二极与所述第二下拉控制节点连接；

第十二晶体管，所述第十二晶体管的控制极与所述第二下拉控制节点连接，所述第十二晶体管的第一极与所述第二电源信号输入端连接，所述第十二晶体管的第二极与所述第二下拉节点连接；

第十三晶体管，所述第十三晶体管的控制极与所述上拉节点连接，所述第十三晶体管的第一极与所述第二下拉控制节点连接，所述第十三晶体管的第二极与所述第一电平信号输入端连接；

第十四晶体管，所述第十四晶体管的控制极与所述上拉节点连接，所述第十四晶体管的第一极与所述第二下拉节点连接，所述第十四晶体管的第二极与所述第一电平信号输入端连接。

可选的，所述输出电路包括：

第十五晶体管，所述第十五晶体管的控制极与所述上拉节点连接，所述第十五晶体管的第一极与所述时钟信号输入端连接，所述第十五晶体管的第二极与所述栅极驱动信号输出端连接；

第十六晶体管，所述第十六晶体管的控制极与所述复位端连接，所述第十六晶体管的第一极与所述栅极驱动信号输出端连接，所述第十六晶体管的第二极与所述第一电平信号输入端连接；

第十七晶体管，所述第十七晶体管的控制极与所述第一下拉节点连接，所述第十七晶体管的第一极与所述栅极驱动信号输出端连接，所述第十七晶体管的第二极与所述第一电平信号输入端连接；

第十八晶体管，所述第十八晶体管的控制极与所述第二下拉节点连接，所述第十八晶体管的第一极与所述栅极驱动信号输出端连接，所述第十八晶体管的第二极与所述第一电平信号输入端连接；

第一电容，所述第一电容的第一端与所述栅极驱动信号输出端连接，所述第一电容的第二端与所述上拉节点连接。

基于上述移位寄存器单元的技术方案，本发明的第二方面提供一种栅极驱动电路，包括级联的上述移位寄存器单元。

基于上述移位寄存器单元的技术方案，本发明的第三方面提供一种移位寄存器单元的驱动方法，应用于上述移位寄存器单元，所述驱动方法包括：

在所述移位寄存器单元整个工作时段的第一部分工作时段，在第二电源信号输入端的控制下，第一下拉节点降噪电路控制导通第一下拉节点和第一电平信号输入端之间的连接；在第一电源信号输入端的控制下，第二下拉节点降噪电路控制断开第二下拉节点和所述第一电平信号输入端之间的连接；

在所述移位寄存器单元整个工作时段的第二部分工作时段，在所述第二电源信号输入端的控制下，第一下拉节点降噪电路控制断开所述第一下拉节点和所述第一电平信号输入端之间的连接；在第一电源信号输入端的控制下，第二下拉节点降噪电路控制导通所述第二下拉节点和所述第一电平信号输入端之间的连接。

可选的，当所述第一下拉节点降噪电路包括第一晶体管，所述第二下拉节点降噪电路包括第二晶体管时，所述第一下拉节点降噪电路和所述第二下拉节点降噪电路的工作过程具体包括：

在所述移位寄存器单元整个工作时段的第一部分工作时段，在所述第二电源信号输入端的控制下，所述第一晶体管导通，在所述第一电源信号输入端的控制下，所述第二晶体管截止；

在所述移位寄存器单元整个工作时段的第二部分工作时段，在所述第二电源信号输入端的控制下，所述第一晶体管截止，在所述第一电源信号输入端的控制下，所述第二晶体管导通。

本发明提供的技术方案中，设置了第一下拉节点降噪电路和第二下拉节点降噪电路，且第一下拉节点降噪电路能够在第二电源信号处于有效电平时，控制第一下拉节点的电平处于非有效电平，第二下拉节点降噪电路能够在第一电源信号处于有效电平时，控制第二下拉节点的电平处于非有效电平，因此，在第一电源信号和第二电源信号进行切换的瞬间，保证第一下拉节点和第二下拉节点中仅有一个能够处于有效电平，因此，本发明提供的技术方案能够有效解决由于下拉节点的电平无法得到有效的控制而使得移位寄存器单元的栅极驱动信号输出端输出异常，进而导致移位寄存器单元无法正常输出栅极驱动信号，显示装置出现画面显示异常的问题。

而且，由于本发明提供的技术方案中，引入的第一下拉节点降噪电路和第二下拉节点降噪电路均是受到第一电源信号和第二电源信号的控制，而且第一电源信号和第二电源信号的电位相反，因此，当第二电源信号处于有效电平，能够控制第一下拉节点降噪电路处于工作状态时，第一电源信号处于非有效电平；同样的，当第一电源信号处于有效电平，能够控制第二下拉节点降噪电路处于工作状态时，第二电源信号处于非有效电平，可见，本发明提供的技术方案中，引入的第一下拉节点降噪电路和第二下拉节点降噪电路在对第一下拉节点和第二下拉节点进行降噪时，不会使得第一电源信号输入端和第一电平信号输入端之间存在漏电通道，或使得第二电源信号输入端和第一电平信号输入端之间存在漏电通道，这样在将本发明实施例提供的移位寄存器单元应用在显示装置中时，能够避免显示装置中的电源管理集成电路(PMIC)发生过流保护，保证了显示装置正常的画面显示。

另外，本发明提供的技术方案还能够实现控制两个下拉节点控制电路交替工作，从而实现在控制栅极驱动信号输出端正常输出的同时，保证了下拉节点控制电路的工作性能。

此外，本发明提供的技术方案将第一电源信号和第二电源信号在时钟信号的Blanking时段进行切换，能够很好的避免对移位寄存器单元的正常输出产生影响。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为发明构思中提供的移位寄存器单元的具体结构示意图；

图2为发明构思中提供的移位寄存器单元的时序控制图；

图3为本发明实施例提供的移位寄存器单元的基本结构示意图；

图4为本发明实施例提供的移位寄存器单元的具体结构示意图；

图5为本发明实施例提供的移位寄存器单元的时序控制图。

附图标记：

1-第一下拉节点降噪电路， 2-第二下拉节点降噪电路，

3-上拉节点控制电路， 4-第一下拉节点控制电路，

5-第二下拉节点控制电路， 6-输出电路，

T1-第一晶体管， T2-第二晶体管，

T3-第三晶体管， T4-第四晶体管，

T5-第五晶体管， T6-第六晶体管，

T7-第七晶体管， T8-第八晶体管，

T9-第九晶体管， T10-第十晶体管，

T11-第十一晶体管， T12-第十二晶体管，

T13-第十三晶体管， T14-第十四晶体管，

T15-第十五晶体管， T16-第十六晶体管，

T17-第十七晶体管， T18-第十八晶体管，

C1-第一电容， VDD1-第一电源信号输入端，

VDD2-第二电源信号输入端， PD1-第一下拉节点，

PD2-第二下拉节点， VSS-第一电平信号输入端，

INPUT输入信号端， PU-上拉节点，

RESET-复位端， PD_CN1-第一下拉控制节点，

PD_CN2-第二下拉控制节点， CLK-时钟信号输入端，

OUTPUT-栅极驱动信号输出端。

具体实施方式

为了进一步说明本发明实施例提供的移位寄存器单元及其驱动方法、栅极驱动电路，下面结合说明书附图进行详细描述。

如背景技术所述，现有的移位寄存器单元中，下拉节点在保持时段处于非有效电平时，容易导致移位寄存器单元的栅极驱动信号输出端输出异常。基于此问题的存在，本发明的发明人经研究发现，在采用控制下拉节点在保持时段均处于有效电平的方案解决上述问题时，可同时在移位寄存器单元中加入降噪电路，使得该降噪电路能够及时控制下拉节点在下一个工作周期的输入时段和输出时段处于非有效电平，从而解决由于下拉节点的电平无法得到有效的控制而导致的移位寄存器单元的栅极驱动信号输出端输出异常的问题。

具体发明构思如下：

常规的移位寄存器单元中一般包括一个下拉节点控制电路，该下拉节点控制电路与时钟信号端连接，在保持时段，下拉节点控制电路控制下拉节点的电平跟随时钟信号输入端输入的时钟信号的电平变化，因此，可以考虑将该时钟信号输入端替换成具有恒定电平值的电源信号输入端，并使电源信号输入端输入的电源信号的电平为下拉节点的有效电平，这样在保持时段，下拉节点的电平与电源信号的电平相同，即能够实现在整个保持时段控制移位寄存器单元的栅极驱动信号输出端停止输出。

但考虑到下拉节点控制电路在电源信号的控制下，长期处于工作状态，会对下拉节点控制电路的工作性能产生影响，因此，可以在移位寄存器单元中增加另一个下拉节点控制电路，并设置该下拉节点控制电路接入第二电源信号，通过设置第一电源信号和第二电源信号的电位相反，实现控制两个下拉节点控制电路交替工作，从而实现在控制栅极驱动信号输出端正常输出的同时，保证了下拉节点控制电路的工作性能。

具体如图1和图2所示，在移位寄存器单元中增加了第一下拉节点控制电路4和第二下拉节点控制电路5，其中，第一下拉节点控制电路4与第一电源信号输入端VDD1连接，第二下拉节点控制电路5与第二电源信号输入端VDD2连接，由于第一电源信号输入端VDD1输入的第一电源信号与第二电源信号输入端VDD2输入的第二电源信号的电位相反，从而控制第一下拉节点控制电路4和第二下拉节点控制电路5交替工作。

继续参阅图2，为了防止第一电源信号和第二电源信号在切换时对移位寄存器单元产生影响，可以考虑在移位寄存器单元中输出电路6接入的时钟信号(由时钟信号输入端CLK输入)的空白时段(Blanking时段)，进行两个电源信号之间的切换。需要说明，上述Blanking时段是指：将移位寄存器单元应用于显示装置中时，时钟信号在显示装置显示的各帧画面之间(如图2中的当前帧Current Frame和下一帧Next Frame之间)，处于非有效电平状态的时段。将第一电源信号和第二电源信号在时钟信号的Blanking时段进行切换，能够很好的避免对移位寄存器单元的正常输出产生影响。

请继续参阅图2，本发明的发明人进一步研究发现，当移位寄存器单元工作在低温环境时，移位寄存器单元中包括的薄膜晶体管的载流子迁移率降低，以在Blanking时段，第一电源信号从高电平(有效电平)切换到低电平(非有效电平)，第二电源信号从低电平(非有效电平)切换到高电平(有效电平)为例，由于薄膜晶体管的载流子迁移率降低，使得薄膜晶体管的开启电流Ion和关闭电流Ioff均降低，第一电源信号从高电平向低电平切换时，由于没有同步对第一下拉节点放电的薄膜晶体管，导致第一下拉节点的电平不会立即降低，而是逐渐降低，更详细地说，由于关闭电流Ioff的存在，第一下拉节点PD1'会逐渐漏电，直到电平变更为非有效电平，因此，低温环境中，薄膜晶体管的漏电会减慢，漏电时间增加，使得第一下拉节点PD1'的电平由高电平变为低电平的时间为t1，而随着移位寄存器单元应用的显示装置的刷新率和分辨率的提高，时钟信号的Blanking时间越来越短，这就容易使得t1会延续到下一帧，导致在下一帧显示时，第一下拉节点PD1'和第二下拉节点PD2'均处于高电平，使得在下一帧显示时，上拉节点PU充电困难，进而导致移位寄存器单元无法正常输出栅极驱动信号，显示装置出现画面显示异常，例如：画面闪烁等问题。

基于此问题，本发明的发明人考虑如下两种解决方案：

第一种方案，在每一帧显示之前，通过控制下拉节点控制电路中已有薄膜晶体管(如图1中的T10和T14)对移位寄存器单元中的全部下拉节点(如图1中的第一下拉节点PD1'和第二下拉节点PD2')进行复位，使全部下拉节点均保持为低电平，以防止出现全部下拉节点均处于有效电平的状态，所导致的移位寄存器单元无法正常输出栅极驱动信号的问题。

第二种方案，如图3所示，在移位寄存器单元中增加额外的降噪电路，示例性的，增加两个降噪电路，其中一个降噪电路用于在第一电源信号输入端VDD1的控制下，控制导通或断开第二下拉节点PD2和第一电平信号输入端VSS之间的连接，另一个降噪电路用于在第二电源信号输入端VDD2的控制下，控制导通或断开第一下拉节点PD1和第一电平信号输入端VSS之间的连接，这样当进行电源信号的切换时，切换的电源信号能够同时对前一个工作的下拉节点控制电路所控制的下拉节点的电位进行拉低，从而避免上述问题的出现。

以图1中的移位寄存器单元为例，对于上述第一种方案，在每一帧显示之前，至少有一个电源信号处于高电平，示例性的，第一电源信号处于高电平，这样当通过控制T10晶体管对第一下拉节点PD1'进行复位时，会使得第一电源信号输入端VDD1和低电平信号输入端(第一电平信号输入端VSS)之间存在漏电通道，从而使得第一电源信号输入端VDD1被抽大电流，导致电源管理集成电路(PMIC)过流保护，显示装置出现画面异常。因此，主要采用第二种方案，下面对第二种方案进行详细介绍。

请参阅图3，本发明实施例提供了一种移位寄存器单元，包括用于输入第一电源信号的第一电源信号输入端VDD1和用于输入第二电源信号的第二电源信号输入端VDD2，第一电源信号和第二电源信号相位相反，移位寄存器单元还包括：第一下拉节点降噪电路1和第二下拉节点降噪电路2；其中，第一下拉节点降噪电路1分别与第二电源信号输入端VDD2、第一下拉节点PD1和第一电平信号输入端VSS连接，用于在移位寄存器单元的第一部分工作时段，在第二电源信号输入端VDD2的控制下，控制导通第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在移位寄存器单元的第二部分工作时段，在第二电源信号输入端VDD2的控制下，控制断开第一下拉节点PD1和第一电平信号输入端VSS之间的连接；第二下拉节点降噪电路2分别与第一电源信号输入端VDD1、第二下拉节点PD2和第一电平信号输入端VSS连接，用于在第一部分工作时段，在第一电源信号输入端VDD1的控制下，控制断开第二下拉节点PD2和第一电平信号输入端VSS之间的连接；在第二部分工作时段，在第一电源信号输入端VDD1的控制下，控制导通第二下拉节点PD2和第一电平信号输入端VSS之间的连接；第一部分工作时段和第二部分工作时段组成移位寄存器单元的整个工作时段。

具体地，在将移位寄存器单元应用在显示装置中时，移位寄存器单元的栅极驱动信号输出端OUTPUT与显示装置中的栅线一一对应连接，用于为对应的栅线提供栅极驱动信号，移位寄存器单元在实际工作时，处于工作时段，该工作时段包括多个工作周期，每个工作周期对应一帧显示画面，且每个工作周期均包括输入时段，输出时段、复位时段和保持时段，上述第一部分工作时段包括第一部分工作周期，第二部分工作时段包括第二部分工作周期。

显示装置在实际进行画面显示时，第一电源信号的有效电平和第二电源信号的有效电平均能够持续显示多帧画面的时间，示例性的，第一电源信号的有效电平时间和第二电源信号的有效电平时间均能够持续2秒，而2秒的时间显示装置能够显示多帧画面，即在移位寄存器单元的第一部分工作时段和第二部分工作时段，显示装置均能够显示多帧画面。

上述移位寄存器单元的具体工作过程包括：

在移位寄存器单元整个工作时段的第一部分工作时段，在第二电源信号输入端VDD2的控制下，第一下拉节点降噪电路1控制导通第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在第一电源信号输入端VDD1的控制下，第二下拉节点降噪电路2控制断开第二下拉节点PD2和第一电平信号输入端VSS之间的连接，使第二下拉节点PD2所在的第二下拉节点控制电路5处于工作状态；

在移位寄存器单元整个工作时段的第二部分工作时段，在第二电源信号输入端VDD2的控制下，第一下拉节点降噪电路1控制断开第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在第一电源信号输入端VDD1的控制下，第二下拉节点降噪电路2控制导通第二下拉节点PD2和第一电平信号输入端VSS之间的连接，使第一下拉节点PD1所在的第一下拉节点控制电路4处于工作状态。

根据上述实施例提供的移位寄存器单元的具体结构和工作过程可知，本发明实施例提供的移位寄存器单元中，设置了第一下拉节点降噪电路1和第二下拉节点降噪电路2，且第一下拉节点降噪电路1能够在第二电源信号处于有效电平时，控制第一下拉节点PD1的电平处于非有效电平，第二下拉节点降噪电路2能够在第一电源信号处于有效电平时，控制第二下拉节点PD2的电平处于非有效电平，因此，在第一电源信号和第二电源信号进行切换的瞬间，第一下拉节点PD1和第二下拉节点PD2的其中一个会被对应的下拉节点降噪电路快速拉至非有效电平，即保证第一下拉节点PD1和第二下拉节点PD2中仅有一个能够处于有效电平(如图5所示)，因此，本发明实施例提供的移位寄存器单元能够有效解决由于下拉节点的电平无法得到有效的控制而使得移位寄存器单元的栅极驱动信号输出端OUTPUT输出异常，进而导致移位寄存器单元无法正常输出栅极驱动信号，显示装置出现画面显示异常的问题。

而且，由于本发明实施例提供的移位寄存器单元中，引入的第一下拉节点降噪电路1和第二下拉节点降噪电路2均是受到第一电源信号和第二电源信号的控制，而且第一电源信号和第二电源信号的电位相反，因此，当第二电源信号处于有效电平，能够控制第一下拉节点降噪电路1处于工作状态时，第一电源信号处于非有效电平；同样的，当第一电源信号处于有效电平，能够控制第二下拉节点降噪电路2处于工作状态时，第二电源信号处于非有效电平，可见，本发明实施例提供的移位寄存器单元中，引入的第一下拉节点降噪电路1和第二下拉节点降噪电路2在对第一下拉节点PD1和第二下拉节点PD2进行降噪时，不会使得第一电源信号输入端VDD1和第一电平信号输入端VSS之间存在漏电通道，或使得第二电源信号输入端VDD2和第一电平信号输入端VSS之间存在漏电通道，这样在将本发明实施例提供的移位寄存器单元应用在显示装置中时，能够避免显示装置中的电源管理集成电路(PMIC)发生过流保护，保证了显示装置正常的画面显示。需要说明的是，所述显示装置可以为：电视、显示器(包括液晶显示器和有源驱动的有机发光二极管显示器)、数码相框、手机、平板电脑等任何具有显示功能的产品或部件，其中，所述显示装置还包括柔性电路板、印刷电路板和背板等。

另外，本发明实施例提供的移位寄存器单元还能够实现控制两个下拉节点控制电路交替工作，从而实现在控制栅极驱动信号输出端OUTPUT正常输出的同时，保证了下拉节点控制电路的工作性能。

此外，本发明实施例提供的移位寄存器单元将第一电源信号和第二电源信号在时钟信号的Blanking时段进行切换，能够很好的避免对移位寄存器单元的正常输出产生影响。

如图4所示，在一些实施例中，上述实施例提供的第一下拉节点降噪电路1包括第一晶体管T1，第一晶体管T1的控制极与第二电源信号输入端VDD2连接，第一晶体管T1的第一极与第一下拉节点PD1连接，第一晶体管T1的第二极与第一电平信号输入端VSS连接；第二下拉节点降噪电路2包括第二晶体管T2，第二晶体管T2的控制极与第一电源信号输入端VDD1连接，第二晶体管T2的第一极与第二下拉节点PD2连接，第二晶体管T2的第二极与第一电平信号输入端VSS连接。

具体地，当第一下拉节点降噪电路1和第二下拉节点降噪电路2采用上述结构时，第一下拉节点降噪电路1和第二下拉节点降噪电路2的具体工作过程如下：

在所述移位寄存器单元整个工作时段的第一部分工作时段，在第二电源信号输入端VDD2的控制下，第一晶体管T1导通，从而控制导通第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在第一电源信号输入端VDD1的控制下，第二晶体管T2截止，从而控制断开第二下拉节点PD2和第一电平信号输入端VSS之间的连接；

在所述移位寄存器单元整个工作时段的第二部分工作时段，在第二电源信号输入端VDD2的控制下，第一晶体管T1截止，从而制断开第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在第一电源信号输入端VDD1的控制下，第二晶体管T2导通，从而控制导通第二下拉节点PD2和第一电平信号输入端VSS之间的连接。

请继续参阅图4，在一些实施例中，上述实施例提供的移位寄存器单元还包括：上拉节点控制电路3、第一下拉节点控制电路4、第二下拉节点控制电路5和输出电路6；

上拉节点控制电路3分别与输入信号端INPUT、上拉节点PU、复位端RESET、第一电平信号输入端VSS、第一下拉节点PD1和第二下拉节点PD2连接，用于在输入信号端INPUT的控制下，控制导通或断开上拉节点PU与输入信号端INPUT之间的连接，用于在复位端RESET的控制下，控制导通或断开上拉节点PU与第一电平信号输入端VSS之间的连接，用于在第一下拉节点PD1的控制下，控制导通或断开上拉节点PU与第一电平信号输入端VSS之间的连接，用于在第二下拉节点PD2的控制下，控制导通或断开上拉节点PU与第一电平信号输入端VSS之间的连接；

第一下拉节点控制电路4分别与上拉节点PU、第一电源信号输入端VDD1、第一下拉控制节点PD_CN1、第一电平信号输入端VSS和第一下拉节点PD1连接，用于在第一电源信号输入端VDD1和上拉节点PU的控制下控制第一下拉控制节点PD_CN1的电位，还用于在第一下拉控制节点PD_CN1和上拉节点PU的控制下，控制第一下拉节点PD1的电位；

第二下拉节点控制电路5分别与上拉节点PU、第二电源信号输入端VDD2、第二下拉控制节点PD_CN2、第一电平信号输入端VSS和第二下拉节点PD2连接，用于在第二电源信号输入端VDD2和上拉节点PU的控制下控制第二下拉控制节点PD_CN2的电位，还用于在第二下拉控制节点PD_CN2和上拉节点PU的控制下，控制第二下拉节点PD2的电位；

输出电路6分别与时钟信号输入端CLK、上拉节点PU、第一下拉节点PD1、第二下拉节点PD2、复位端RESET、第一电平信号输入端VSS和栅极驱动信号输出端OUTPUT连接，用于在上拉节点PU的控制下，控制导通或断开时钟信号输入端CLK与栅极驱动信号输出端OUTPUT之间的连接，用于在复位端RESET的控制下，控制导通或断开栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS之间的连接，用于在第一下拉节点PD1的控制下，控制导通或断开栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS之间的连接，用于在第二下拉节点PD2的控制下，控制导通或断开栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS之间的连接。

具体地，上述结构的移位寄存器单元在一个工作周期的工作过程包括：

在输入时段，在输入信号端INPUT的控制下，上拉节点控制电路3控制导通输入信号端INPUT与上拉节点PU之间的连接，将上拉节点PU的电位拉高；在高电位的上拉节点PU的控制下，第一下拉节点控制电路4控制导通第一下拉节点PD1和第一电平信号输入端VSS之间的连接；同时，在上拉节点PU的控制下，第二下拉节点控制电路5控制导通第二下拉节点PD2和第一电平信号输入端VSS连接。

在输出时段，在输入信号端INPUT的控制下，上拉节点控制电路3控制断开输入信号端INPUT与上拉节点PU之间的连接，在时钟信号输入端CLK和上拉节点PU的控制下，输出电路6控制导通时钟信号输入端CLK与栅极驱动信号输出端OUTPUT之间的连接，使栅极驱动信号输出端OUTPUT输出栅极驱动信号，并将上拉节点PU的电位进一步拉高；在上拉节点PU的控制下，第一下拉节点控制电路4继续控制导通第一下拉节点PD1和第一电平信号输入端VSS之间的连接；同时，在上拉节点PU的控制下，第二下拉节点控制电路5继续控制导通第二下拉节点PD2和第一电平信号输入端VSS连接。

在复位时段，在复位端RESET的控制下，上拉节点控制电路3控制导通上拉节点PU与第一电平信号输入端VSS之间的连接，将上拉节点PU的电位拉低；在复位端RESET的控制下，输出电路6控制导通栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS之间的连接，将栅极驱动信号输出端OUTPUT的电位拉低，使栅极驱动信号输出端OUTPUT不输出栅极驱动信号；

在第一电源信号输入端VDD1的控制下，第一下拉节点控制电路4控制导通第一电源信号输入端VDD1与第一下拉控制节点PD_CN1之间的连接，同时，在低电位的上拉节点PU的控制下，第一下拉节点控制电路4控制断开第一下拉控制节点PD_CN1和第一电平信号输入端VSS之间的连接，从而将第一下拉控制节点PD_CN1的电位拉高；在高电位的第一下拉控制节点PD_CN1的控制下，第一下拉节点控制电路4控制导通第一电源信号输入端VDD1与第一下拉节点PD1之间的连接，同时，在低电位的上拉节点PU的控制下，第一下拉节点控制电路4控制断开第一下拉节点PD1和第一电平信号输入端VSS之间的连接，从而将第一下拉节点PD1的电位拉高；在高电位的第一下拉节点PD1的控制下，上拉节点控制电路3进一步控制导通上拉节点PU与第一电平信号输入端VSS之间的连接；且在高电位的下拉节点的控制下，输出电路6进一步地控制导通栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS之间的连接，使栅极驱动信号输出端OUTPUT不输出栅极驱动信号；

在第二电源信号输入端VDD2的控制下，第二下拉节点控制电路5控制断开第二电源信号输入端VDD2与第二下拉控制节点PD_CN2之间的连接，同时，在低电位的上拉节点PU的控制下，第二下拉节点控制电路5控制断开第二下拉控制节点PD_CN2和第一电平信号输入端VSS之间的连接；在第二下拉控制节点PD_CN2的控制下，第二下拉节点控制电路5控制断开第二电源信号输入端VDD2与第二下拉节点PD2之间的连接，同时，在低电位的上拉节点PU的控制下，第二下拉节点控制电路5控制断开第二下拉节点PD2和第一电平信号输入端VSS之间的连接；因此，在复位时段，第二下拉控制节点PD_CN2和第二下拉节点PD2均处于浮空状态，第二下拉节点控制电路5不工作。

或者，在该复位时段：

在第一电源信号输入端VDD1的控制下，第一下拉节点控制电路4控制断开第一电源信号输入端VDD1与第一下拉控制节点PD_CN1之间的连接，同时，在低电位的上拉节点PU的控制下，第一下拉节点控制电路4控制断开第一下拉控制节点PD_CN1和第一电平信号输入端VSS之间的连接；在第一下拉控制节点PD_CN1的控制下，第一下拉节点控制电路4控制断开第一电源信号输入端VDD1与第一下拉节点PD1之间的连接，同时，在低电位的上拉节点PU的控制下，第一下拉节点控制电路4控制断开第一下拉节点PD1和第一电平信号输入端VSS之间的连接；因此，在复位时段，第一下拉控制节点PD_CN1和第一下拉节点PD1均处于浮空状态，第一下拉节点控制电路4不工作。

在第二电源信号输入端VDD2的控制下，第二下拉节点控制电路5控制导通第二电源信号输入端VDD2与第二下拉控制节点PD_CN2之间的连接，同时，在低电位的上拉节点PU的控制下，第二下拉节点控制电路5控制断开第二下拉控制节点PD_CN2和第一电平信号输入端VSS之间的连接，从而将第二下拉控制节点PD_CN2的电位拉高；在高电位的第二下拉控制节点PD_CN2的控制下，第二下拉节点控制电路5控制导通第二电源信号输入端VDD2与第二下拉节点PD2之间的连接，同时，在低电位的上拉节点PU的控制下，第二下拉节点控制电路5控制断开第二下拉节点PD2和第一电平信号输入端VSS之间的连接，从而将第二下拉节点PD2的电位拉高；在高电位的第二下拉节点PD2的控制下，上拉节点控制电路3进一步控制导通上拉节点PU与第一电平信号输入端VSS之间的连接；且在高电位的下拉节点的控制下，输出电路6进一步控制导通栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS之间的连接，使栅极驱动信号输出端OUTPUT不输出栅极驱动信号；

在保持时段，在复位端RESET的控制下，上拉节点控制电路3控制断开上拉节点PU与第一电平信号输入端VSS之间的连接；在复位端RESET的控制下，输出电路6控制断开栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS之间的连接；同时，在第一电源信号输入端VDD1和低电位的上拉节点PU的控制下，第一下拉节点控制电路4控制第一下拉节点PD1的电位与第一电源信号同步变化；在第二电源信号输入端VDD2和低电位的上拉节点PU的控制下，第二下拉节点控制电路5控制第二下拉节点PD2的电位与第二电源信号同步变化。值得注意，由于第一电源信号和第二电源信号相位相反，因此，当第一下拉节点PD1为高电位时，第二下拉节点PD2为低电位，当第一下拉节点PD1为低电位时，第二下拉节点PD2为高电位，因此，在保持时段能够实现：在高电位的第一下拉节点PD1的控制下，上拉节点控制电路3继续控制导通上拉节点PU与第一电平信号输入端VSS之间的连接，且在高电位的第一下拉节点PD1的控制下，输出电路6继续控制导通栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS之间的连接，使栅极驱动信号输出端OUTPUT不输出栅极驱动信号；或者，在高电位的第二下拉节点PD2的控制下，上拉节点控制电路3继续控制导通上拉节点PU与第一电平信号输入端VSS之间的连接，且在高电位的第二下拉节点PD2的控制下，输出电路6继续控制导通栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS之间的连接，使栅极驱动信号输出端OUTPUT不输出栅极驱动信号；从而实现对移位寄存器单元的降噪作用。

因此，上述实施例提供的移位寄存器单元中通过控制两个下拉节点控制电路交替工作，实现了在控制栅极驱动信号输出端OUTPUT正常输出的同时，保证了下拉节点控制电路的工作性能。

如图4所示，上述实施例提供的上拉节点控制电路3、第一下拉节点控制电路4、第二下拉节点控制电路5、输出电路6的具体结构均多种多样，下面结合图4，给出各电路的一种具体结构，当然各电路不仅限于给出的结构。

上述实施例提供的上拉节点控制电路3包括：第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6；其中，第三晶体管T3的控制极和第三晶体管T3的第一极均与输入信号端INPUT连接，第三晶体管T3的第二极与上拉节点PU连接；第四晶体管T4的控制极与复位端RESET连接，第四晶体管T4的第一极与上拉节点PU连接，第四晶体管T4的第二极与第一电平信号输入端VSS连接；第五晶体管T5的控制极与第一下拉节点PD1连接，第五晶体管T5的第一极与上拉节点PU连接，第五晶体管T5的第二极与第一电平信号输入端VSS连接；第六晶体管T6的控制极与第二下拉节点PD2连接，第六晶体管T6的第一极与上拉节点PU连接，第六晶体管T6的第二极与第一电平信号输入端VSS连接。

具体地，输入信号端INPUT控制第三晶体管T3的导通与截止，从而控制输入信号端INPUT与上拉节点PU是否连接；复位端RESET控制第四晶体管T4的导通与截止，从而控制上拉节点PU与第一电平信号输入端VSS是否连接；第一下拉节点PD1控制第五晶体管T5的导通与截止，从而控制上拉节点PU与第一电平信号输入端VSS是否连接；第二下拉节点PD2控制第六晶体管T6的导通与截止，从而控制上拉节点PU与第一电平信号输入端VSS是否连接。

上述实施例提供的第一下拉节点控制电路4包括：第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10；其中，第七晶体管T7的控制极和第七晶体管T7的第一极均与第一电源信号输入端VDD1连接，第七晶体管T7的第二极与第一下拉控制节点PD_CN1连接；第八晶体管T8的控制极与第一下拉控制节点PD_CN1连接，第八晶体管T8的第一极与第一电源信号输入端VDD1连接，第八晶体管T8的第二极与第一下拉节点PD1连接；第九晶体管T9的控制极与上拉节点PU连接，第九晶体管T9的第一极与第一下拉控制节点PD_CN1连接，第九晶体管T9的第二极与第一电平信号输入端VSS连接；第十晶体管T10的控制极与上拉节点PU连接，第十晶体管T10的第一极与第一下拉节点PD1连接，第十晶体管T10的第二极与第一电平信号输入端VSS连接。

具体地，第一电源信号输入端VDD1控制第七晶体管T7的导通与截止，从而控制第一电源信号输入端VDD1与第一下拉控制节点PD_CN1是否连接；上拉节点PU控制第九晶体管T9的导通与截止，从而控制第一电平信号输入端VSS与第一下拉控制节点PD_CN1是否连接；第一下拉控制节点PD_CN1控制第八晶体管T8的导通与截止，从而控制第一下拉节点PD1与第一电源信号输入端VDD1是否连接；上拉节点PU控制第十晶体管T10的导通与截止，从而控制第一下拉节点PD1与第一电平信号输入端VSS是否连接。

上述实施例提供的第二下拉节点控制电路5包括：第十一晶体管T11、第十二晶体管T12、第十三晶体管T13和第十四晶体管T14；其中，第十一晶体管T11的控制极和第十一晶体管T11的第一极均与第二电源信号输入端VDD2连接，第十一晶体管T11的第二极与第二下拉控制节点PD_CN2连接；第十二晶体管T12的控制极与第二下拉控制节点PD_CN2连接，第十二晶体管T12的第一极与第二电源信号输入端VDD2连接，第十二晶体管T12的第二极与第二下拉节点PD2连接；第十三晶体管T13的控制极与上拉节点PU连接，第十三晶体管T13的第一极与第二下拉控制节点PD_CN2连接，第十三晶体管T13的第二极与第一电平信号输入端VSS连接；第十四晶体管T14的控制极与上拉节点PU连接，第十四晶体管T14的第一极与第二下拉节点PD2连接，第十四晶体管T14的第二极与第一电平信号输入端VSS连接。

具体地，第二电源信号输入端VDD2控制第十一晶体管T11的导通与截止，从而控制第二电源信号输入端VDD2与第二下拉控制节点PD_CN2是否连接；上拉节点PU控制第十三晶体管T13的导通与截止，从而控制第一电平信号输入端VSS与第二下拉控制节点PD_CN2是否连接；第二下拉控制节点PD_CN2控制第十二晶体管T12的导通与截止，从而控制第二下拉节点PD2与第二电源信号输入端VDD2是否连接；上拉节点PU控制第十四晶体管T14的导通与截止，从而控制第二下拉节点PD2与第一电平信号输入端VSS是否连接。

上述实施例提供的输出电路6包括：第十五晶体管T15、第十六晶体管T16、第十七晶体管T17和第十八晶体管T18；其中，第十五晶体管T15的控制极与上拉节点PU连接，第十五晶体管T15的第一极与时钟信号输入端CLK连接，第十五晶体管T15的第二极与栅极驱动信号输出端OUTPUT连接；第十六晶体管T16的控制极与复位端RESET连接，第十六晶体管T16的第一极与栅极驱动信号输出端OUTPUT连接，第十六晶体管T16的第二极与第一电平信号输入端VSS连接；第十七晶体管T17的控制极与第一下拉节点PD1连接，第十七晶体管T17的第一极与栅极驱动信号输出端OUTPUT连接，第十七晶体管T17的第二极与第一电平信号输入端VSS连接；第十八晶体管T18的控制极与第二下拉节点PD2连接，第十八晶体管T18的第一极与栅极驱动信号输出端OUTPUT连接，第十八晶体管T18的第二极与第一电平信号输入端VSS连接；第一电容C1的第一端与栅极驱动信号输出端OUTPUT连接，第一电容C1的第二端与上拉节点PU连接。

上拉节点PU控制第十五晶体管T15的导通与截止，从而控制时钟信号输入端CLK与栅极驱动信号输出端OUTPUT是否连接；第一下拉节点PD1控制第十七晶体管T17的导通与截止，从而控制栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS是否连接；复位端RESET控制第十六晶体管T16的导通与截止，从而控制栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS是否连接；第二下拉节点PD2控制第十八晶体管T18的导通与截止，从而控制栅极驱动信号输出端OUTPUT与第一电平信号输入端VSS是否连接。

本发明实施例还提供了一种栅极驱动电路，包括级联的多个上述实施例提供的移位寄存器单元。

由于上述实施例提供的移位寄存器单元具有如下有益效果：

1、能够有效解决由于下拉节点的电平无法得到有效的控制而使得移位寄存器单元的栅极驱动信号输出端OUTPUT输出异常，进而导致移位寄存器单元无法正常输出栅极驱动信号，显示装置出现画面显示异常的问题。

2、在将上述实施例提供的移位寄存器单元应用在显示装置中时，能够避免显示装置中的电源管理集成电路(PMIC)发生过流保护，保证了显示装置正常的画面显示。

3、能够实现控制两个下拉节点控制电路交替工作，从而实现在控制栅极驱动信号输出端OUTPUT正常输出的同时，保证了下拉节点控制电路的工作性能。

4、将第一电源信号和第二电源信号在时钟信号的Blanking时段进行切换，能够很好的避免对移位寄存器单元的正常输出产生影响。

因此，本发明实施例提供的栅极驱动电路在包括上述实施例提供的移位寄存器单元时，同样具有上述有益效果，此处不再赘述。

本发明实施例还提供了一种移位寄存器单元的驱动方法，应用于上述实施例提供的移位寄存器单元，所述驱动方法包括：

在移位寄存器单元整个工作时段的第一部分工作时段，在第二电源信号输入端VDD2的控制下，第一下拉节点降噪电路1控制导通第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在第一电源信号输入端VDD1的控制下，第二下拉节点降噪电路2控制断开第二下拉节点PD2和第一电平信号输入端VSS之间的连接；

在移位寄存器单元整个工作时段的第二部分工作时段，在第二电源信号输入端VDD2的控制下，第一下拉节点降噪电路1控制断开第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在第一电源信号输入端VDD1的控制下，第二下拉节点降噪电路2控制导通第二下拉节点PD2和第一电平信号输入端VSS之间的连接。

具体地，在移位寄存器单元整个工作时段的第一部分工作时段，在第二电源信号输入端VDD2的控制下，第一下拉节点降噪电路1控制导通第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在第一电源信号输入端VDD1的控制下，第二下拉节点降噪电路2控制断开第二下拉节点PD2和第一电平信号输入端VSS之间的连接，使第二下拉节点PD2所在的第二下拉节点控制电路5处于工作状态；

在移位寄存器单元整个工作时段的第二部分工作时段，在第二电源信号输入端VDD2的控制下，第一下拉节点降噪电路1控制断开第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在第一电源信号输入端VDD1的控制下，第二下拉节点降噪电路2控制导通第二下拉节点PD2和第一电平信号输入端VSS之间的连接，使第一下拉节点PD1所在的第一下拉节点控制电路4处于工作状态。

采用本发明实施例提供的驱动方法驱动上述实施例提供的移位寄存器单元时，在第一电源信号和第二电源信号进行切换的瞬间，保证第一下拉节点PD1和第二下拉节点PD2中仅有一个能够处于有效电平，因此，有效解决了由于下拉节点的电平无法得到有效的控制而使得移位寄存器单元的栅极驱动信号输出端OUTPUT输出异常，进而导致移位寄存器单元无法正常输出栅极驱动信号，显示装置出现画面显示异常的问题。

而且，在将上述实施例提供的移位寄存器单元应用在显示装置中时，采用本发明实施例提供的驱动方法驱动上述实施例提供的移位寄存器单元时，在第一下拉节点降噪电路1和第二下拉节点降噪电路2在对第一下拉节点PD1和第二下拉节点PD2进行降噪的过程中，不会使得第一电源信号输入端VDD1和第一电平信号输入端VSS之间存在漏电通道，或使得第二电源信号输入端VDD2和第一电平信号输入端VSS之间存在漏电通道，因此，有效避免了显示装置中的电源管理集成电路(PMIC)发生过流保护，保证了显示装置正常的画面显示。

另外，采用本发明实施例提供的驱动方法驱动上述实施例提供的移位寄存器单元时，还能够实现控制两个下拉节点控制电路交替工作，从而实现在控制栅极驱动信号输出端OUTPUT正常输出的同时，保证了下拉节点控制电路的工作性能。

此外，采用本发明实施例提供的驱动方法驱动上述实施例提供的移位寄存器单元时，将第一电源信号和第二电源信号在时钟信号的Blanking时段进行切换，能够很好的避免对移位寄存器单元的正常输出产生影响。

在一些实施例中，当第一下拉节点降噪电路1包括第一晶体管T1，第二下拉节点降噪电路2包括第二晶体管T2时，第一下拉节点降噪电路1和第二下拉节点降噪电路2的工作过程具体包括：

在移位寄存器单元整个工作时段的第一部分工作时段，在第二电源信号输入端VDD2的控制下，第一晶体管T1导通，在第一电源信号输入端VDD1的控制下，第二晶体管T2截止；

在移位寄存器单元整个工作时段的第二部分工作时段，在第二电源信号输入端VDD2的控制下，第一晶体管T1截止，在第一电源信号输入端VDD1的控制下，第二晶体管T2导通。

具体地，在所述移位寄存器单元整个工作时段的第一部分工作时段，在第二电源信号输入端VDD2的控制下，第一晶体管T1导通，从而控制导通第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在第一电源信号输入端VDD1的控制下，第二晶体管T2截止，从而控制断开第二下拉节点PD2和第一电平信号输入端VSS之间的连接；

在所述移位寄存器单元整个工作时段的第二部分工作时段，在第二电源信号输入端VDD2的控制下，第一晶体管T1截止，从而制断开第一下拉节点PD1和第一电平信号输入端VSS之间的连接；在第一电源信号输入端VDD1的控制下，第二晶体管T2导通，从而控制导通第二下拉节点PD2和第一电平信号输入端VSS之间的连接。

需要说明，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于产品实施例，所以描述得比较简单，相关之处参见产品实施例的部分说明即可。

除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上″或“下″，或者可以存在中间元件。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，包括用于输入第一电源信号的第一电源信号输入端和用于输入第二电源信号的第二电源信号输入端，所述第一电源信号和所述第二电源信号相位相反，其特征在于，所述移位寄存器单元还包括：第一下拉节点降噪电路和第二下拉节点降噪电路；其中，

所述第一下拉节点降噪电路分别与所述第二电源信号输入端、第一下拉节点和第一电平信号输入端连接，用于在所述移位寄存器单元的第一部分工作时段，在所述第二电源信号输入端的控制下，控制导通所述第一下拉节点和所述第一电平信号输入端之间的连接；在所述移位寄存器单元的第二部分工作时段，在所述第二电源信号输入端的控制下，控制断开所述第一下拉节点和所述第一电平信号输入端之间的连接；

所述第二下拉节点降噪电路分别与所述第一电源信号输入端、第二下拉节点和所述第一电平信号输入端连接，用于在所述第一部分工作时段，在所述第一电源信号输入端的控制下，控制断开所述第二下拉节点和所述第一电平信号输入端之间的连接；在所述第二部分工作时段，在所述第一电源信号输入端的控制下，控制导通所述第二下拉节点和所述第一电平信号输入端之间的连接；

所述第一部分工作时段和所述第二部分工作时段组成所述移位寄存器单元的整个工作时段。

2.根据权利要求1所述的移位寄存器单元，其特征在于，

所述第一下拉节点降噪电路包括第一晶体管，所述第一晶体管的控制极与所述第二电源信号输入端连接，所述第一晶体管的第一极与所述第一下拉节点连接，所述第一晶体管的第二极与所述第一电平信号输入端连接；

所述第二下拉节点降噪电路包括第二晶体管，所述第二晶体管的控制极与所述第一电源信号输入端连接，所述第二晶体管的第一极与所述第二下拉节点连接，所述第二晶体管的第二极与所述第一电平信号输入端连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：

上拉节点控制电路，分别与输入信号端、上拉节点、复位端、所述第一电平信号输入端、所述第一下拉节点和所述第二下拉节点连接，用于在所述输入信号端的控制下，控制导通或断开所述上拉节点与所述输入信号端之间的连接，用于在所述复位端的控制下，控制导通或断开所述上拉节点与所述第一电平信号输入端之间的连接，用于在所述第一下拉节点的控制下，控制导通或断开所述上拉节点与所述第一电平信号输入端之间的连接，用于在所述第二下拉节点的控制下，控制导通或断开所述上拉节点与所述第一电平信号输入端之间的连接；

第一下拉节点控制电路，分别与所述上拉节点、所述第一电源信号输入端、第一下拉控制节点、所述第一电平信号输入端和所述第一下拉节点连接，用于在所述第一电源信号输入端和所述上拉节点的控制下控制所述第一下拉控制节点的电位，还用于在所述第一下拉控制节点和所述上拉节点的控制下，控制所述第一下拉节点的电位；

第二下拉节点控制电路，分别与所述上拉节点、所述第二电源信号输入端、第二下拉控制节点、所述第一电平信号输入端和所述第二下拉节点连接，用于在所述第二电源信号输入端和所述上拉节点的控制下控制所述第二下拉控制节点的电位，还用于在所述第二下拉控制节点和所述上拉节点的控制下，控制所述第二下拉节点的电位；

输出电路，分别与时钟信号输入端、所述上拉节点、所述第一下拉节点、所述第二下拉节点、所述复位端、第一电平信号输入端和栅极驱动信号输出端连接，用于在所述上拉节点的控制下，控制导通或断开所述时钟信号输入端与所述栅极驱动信号输出端之间的连接，用于在所述复位端的控制下，控制导通或断开所述栅极驱动信号输出端与所述第一电平信号输入端之间的连接，用于在所述第一下拉节点的控制下，控制导通或断开所述栅极驱动信号输出端与所述第一电平信号输入端之间的连接，用于在所述第二下拉节点的控制下，控制导通或断开所述栅极驱动信号输出端与所述第一电平信号输入端之间的连接。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述上拉节点控制电路包括：

第三晶体管，所述第三晶体管的控制极和所述第三晶体管的第一极均与所述输入信号端连接，所述第三晶体管的第二极与所述上拉节点连接；

第四晶体管，所述第四晶体管的控制极与所述复位端连接，所述第四晶体管的第一极与所述上垃节点连接，所述第四晶体管的第二极与所述第一电平信号输入端连接；

第五晶体管，所述第五晶体管的控制极与所述第一下拉节点连接，所述第五晶体管的第一极与所述上垃节点连接，所述第五晶体管的第二极与所述第一电平信号输入端连接；

第六晶体管，所述第六晶体管的控制极与所述第二下拉节点连接，所述第六晶体管的第一极与所述上垃节点连接，所述第六晶体管的第二极与所述第一电平信号输入端连接。

5.根据权利要求3所述的移位寄存器单元，其特征在于，所述第一下拉节点控制电路包括：

第七晶体管，所述第七晶体管的控制极和所述第七晶体管的第一极均与所述第一电源信号输入端连接，所述第七晶体管的第二极与所述第一下拉控制节点连接；

第八晶体管，所述第八晶体管的控制极与所述第一下拉控制节点连接，所述第八晶体管的第一极与所述第一电源信号输入端连接，所述第八晶体管的第二极与所述第一下拉节点连接；

第九晶体管，所述第九晶体管的控制极与所述上拉节点连接，所述第九晶体管的第一极与所述第一下拉控制节点连接，所述第九晶体管的第二极与所述第一电平信号输入端连接；

第十晶体管，所述第十晶体管的控制极与所述上拉节点连接，所述第十晶体管的第一极与所述第一下拉节点连接，所述第十晶体管的第二极与所述第一电平信号输入端连接。

6.根据权利要求3所述的移位寄存器单元，其特征在于，所述第二下拉节点控制电路包括：

第十一晶体管，所述第十一晶体管的控制极和所述第十一晶体管的第一极均与所述第二电源信号输入端连接，所述第十一晶体管的第二极与所述第二下拉控制节点连接；

第十二晶体管，所述第十二晶体管的控制极与所述第二下拉控制节点连接，所述第十二晶体管的第一极与所述第二电源信号输入端连接，所述第十二晶体管的第二极与所述第二下拉节点连接；

第十三晶体管，所述第十三晶体管的控制极与所述上拉节点连接，所述第十三晶体管的第一极与所述第二下拉控制节点连接，所述第十三晶体管的第二极与所述第一电平信号输入端连接；

第十四晶体管，所述第十四晶体管的控制极与所述上拉节点连接，所述第十四晶体管的第一极与所述第二下拉节点连接，所述第十四晶体管的第二极与所述第一电平信号输入端连接。

7.根据权利要求3所述的移位寄存器单元，其特征在于，所述输出电路包括：

第十五晶体管，所述第十五晶体管的控制极与所述上拉节点连接，所述第十五晶体管的第一极与所述时钟信号输入端连接，所述第十五晶体管的第二极与所述栅极驱动信号输出端连接；

第十六晶体管，所述第十六晶体管的控制极与所述复位端连接，所述第十六晶体管的第一极与所述栅极驱动信号输出端连接，所述第十六晶体管的第二极与所述第一电平信号输入端连接；

第十七晶体管，所述第十七晶体管的控制极与所述第一下拉节点连接，所述第十七晶体管的第一极与所述栅极驱动信号输出端连接，所述第十七晶体管的第二极与所述第一电平信号输入端连接；

第十八晶体管，所述第十八晶体管的控制极与所述第二下拉节点连接，所述第十八晶体管的第一极与所述栅极驱动信号输出端连接，所述第十八晶体管的第二极与所述第一电平信号输入端连接；

第一电容，所述第一电容的第一端与所述栅极驱动信号输出端连接，所述第一电容的第二端与所述上拉节点连接。

8.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-7中任一项所述的移位寄存器单元。

9.一种移位寄存器单元的驱动方法，其特征在于，应用于如权利要求1-7中任一项所述的移位寄存器单元，所述驱动方法包括：

在所述移位寄存器单元整个工作时段的第一部分工作时段，在第二电源信号输入端的控制下，第一下拉节点降噪电路控制导通第一下拉节点和第一电平信号输入端之间的连接；在第一电源信号输入端的控制下，第二下拉节点降噪电路控制断开第二下拉节点和所述第一电平信号输入端之间的连接；

在所述移位寄存器单元整个工作时段的第二部分工作时段，在所述第二电源信号输入端的控制下，第一下拉节点降噪电路控制断开所述第一下拉节点和所述第一电平信号输入端之间的连接；在第一电源信号输入端的控制下，第二下拉节点降噪电路控制导通所述第二下拉节点和所述第一电平信号输入端之间的连接。

10.根据权利要求9所述的移位寄存器单元的驱动方法，其特征在于，当所述第一下拉节点降噪电路包括第一晶体管，所述第二下拉节点降噪电路包括第二晶体管时，所述第一下拉节点降噪电路和所述第二下拉节点降噪电路的工作过程具体包括：

在所述移位寄存器单元整个工作时段的第一部分工作时段，在所述第二电源信号输入端的控制下，所述第一晶体管导通，在所述第一电源信号输入端的控制下，所述第二晶体管截止；

在所述移位寄存器单元整个工作时段的第二部分工作时段，在所述第二电源信号输入端的控制下，所述第一晶体管截止，在所述第一电源信号输入端的控制下，所述第二晶体管导通。