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CN109841565B - 导电部件形成和结构 - Google Patents

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CN109841565B
CN109841565B CN201811292809.0A CN201811292809A CN109841565B CN 109841565 B CN109841565 B CN 109841565B CN 201811292809 A CN201811292809 A CN 201811292809A CN 109841565 B CN109841565 B CN 109841565B
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

通常，本发明实施例提供了涉及诸如金属接触件、通孔、线等的导电部件的示例实施例以及用于形成这些导电部件的方法。在方法实施例中，在半导体衬底上形成介电层。半导体衬底具有源极/漏极区。形成穿过介电层至源极/漏极区的开口。通过相同的等离子体增强化学汽相沉积(PECVD)工艺在源极/漏极区上形成硅化物区，并且沿着介电层的侧壁在开口中形成阻挡层。

Description

导电部件形成和结构
技术领域
本发明实施例涉及导电部件形成和结构。
背景技术
半导体集成电路(IC)产业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展过程中，功能密度(例如，单位芯片面积上互连器件的数量)通常在增加，同时几何尺寸(例如，可使用制造工艺创建的最小组件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，按比例缩小还导致了较大几何尺寸下前几代IC所没有面临的挑战。
发明内容
根据本发明的一些实施例，提供了一种制造导电结构的方法，包括：在半导体衬底上形成介电层，所述半导体衬底具有源极/漏极区；形成穿过所述介电层至所述源极/漏极区的开口；以及通过相同的等离子体增强化学汽相沉积(PECVD)工艺，在所述源极/漏极区上形成硅化物区并且沿着所述介电层的侧壁在所述开口中形成阻挡层。
根据本发明的另一些实施例，还提供了一种制造导电结构的方法，包括：通过等离子体增强化学汽相沉积(PECVD)工艺，在半导体衬底上方形成导电部件的阻挡层，其中，所述等离子体增强化学汽相沉积工艺包括：在气体反应中，使四氯化钛(TiCl4)和氢气(H2)反应以生成氯化钛(TiClx)；在第一表面反应中，使至少一些氯化钛(TiClx)与氢气(H2)反应以生成钛(Ti)；以及在第二表面反应中，使至少一些钛(Ti)与氨(NH3)反应以生成氮化钛(TixNy)，其中，所述阻挡层包含氮化钛(TixNy)。
根据本发明的又一些实施例，还提供了一种导电结构，包括：衬底，包括有源区，所述有源区包括源极/漏极区；介电层，位于所述衬底上方，所述介电层具有从所述介电层的顶面延伸至所述源极/漏极区的侧壁；以及导电部件，接触所述源极/漏极区，所述导电部件包括：硅化物区，位于所述介电层的侧壁处的所述源极/漏极区上；阻挡层，沿着所述介电层的侧壁，其中，所述阻挡层包括氯；以及导电材料，位于所述阻挡层上且位于所述硅化物区之上，所述阻挡层设置在所述导电材料和所述介电层的侧壁之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图6是根据一些实施例的在用于形成导电部件的示例性方法期间的相应的中间结构的截面图。
图7是根据一些实施例的用于形成导电部件的示例性方法的流程图。
图8A至图8F是根据一些实施例的示例导电部件的截面的能量色散X射线(EDX)分析。
图9是根据一些实施例的示例性阻挡层中的氮浓度的二次离子质谱(SIMS)分析。
图10是根据一些实施例的示例性阻挡层中的氯浓度的SIMS分析。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
通常，本发明提供了涉及诸如金属接触件、通孔、线等的导电部件的示例实施例以及用于形成这些导电部件的方法。更特别地，在一些实例中，可以使用诸如等离子体增强化学汽相沉积(PECVD)工艺的单个工艺来形成用于导电部件的阻挡层以及在一些情况下的硅化物区。在一些实施例中用于形成阻挡层的PECVD工艺可以允许避免更复杂的工艺，诸如元件注入金属层中以及退火以形成阻挡层。额外地，在一些实例中，PECVD工艺在高纵横比开口中形成具有高共形性和高覆盖率的阻挡层。
在用于晶体管的前段制程(FEOL)处理中形成导电部件的上下文中描述本文所述的示例实施例。可以在其他工艺中和/或其他器件中使用本发明的一些方面的实施方式。例如，可以在FEOL处理中形成至其他器件的导电部件，和/或可以在后段制程(BEOL)处理中的金属间电介质(IMD)中形成导电部件。描述了示例性方法和结构的一些变型。本领域的普通技术人员将容易地理解，可以作出的其他修改预期在其他实施例的范围内。尽管以特定的顺序描述方法实施例，但是可以以任何逻辑顺序实施各个其他的方法实施例，并且可以包括比本文所描述的更少或更多的步骤。在一些图中，可以省略其中示出的组件或部件的一些参考标号以避免模糊其他组件或部件；这是为了便于描述图。
图1至图6示出根据一些实施例的在用于形成导电部件的示例性方法期间的相应的中间结构的截面图。图7是根据一些实施例的用于形成导电部件的示例性方法的流程图。图1示出具有形成在其上的器件的至少部分的半导体衬底30。半导体衬底30可以是或可以包括掺杂的(例如，用p型掺杂剂或n型掺杂剂掺杂)或不掺杂的块状半导体衬底、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括形成在绝缘层上的半导体材料层。例如，绝缘层可以是诸如氧化硅层等的埋氧(BOX)层。在通常为硅衬底或玻璃衬底的衬底上提供绝缘层，或者绝缘层是通常为硅或玻璃衬底的衬底。可以使用诸如多层衬底或梯度衬底的其他衬底。在一些实施例中，半导体衬底的半导体材料可以包括诸如硅(Si)和锗(Ge)等的元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP或它们的组合的合金半导体。
如图所示和本文所述，器件是场效应晶体管(FET)，其中，该场效应晶体管(FET)可以是平面FET或Fin FET(FinFET)。在其他实施方式中，器件可以包括垂直全环栅(VGAA)FET、水平全环栅极(HGAA)FET、纳米线沟道FET、双极结晶体管(BJT)、二极管、电容器、电感器、电阻器等。根据平面FET和/或FinFET，在半导体衬底30的有源区上形成栅极堆叠件32。在平面FET中，有源区可以是或包括由隔离区描绘的半导体衬底30的顶面处的部分。在FinFET中，有源区可以是或包括从半导体衬底30上的隔离区之间突出的三维鳍。
栅极堆叠件32可以是像先栅极工艺中的可操作的栅极堆叠件，或者可以是像替换栅极工艺中的伪栅极堆叠件。每个栅极堆叠件32可以包括位于有源区上方的介电层、位于介电层上方的栅极层以及在一些情况下位于栅极层上方的掩模层。可以通过顺序地形成或沉积各个层，并且然后将这些层图案化成栅极堆叠件32来形成用于栅极堆叠件32的介电层、栅极层和掩模层。例如，在先栅极工艺或替换栅极工艺中，介电层可以包括或是氧化硅、氮化硅等或它们的多层；栅极层可以包括或者可以是硅(例如，多晶硅)或另一种材料；并且掩模层可以包括或是氮化硅、氮氧化硅、碳氮化硅等或它们的组合。例如，在先栅极工艺中，介电层(例如，栅极电介质)还可以或可选地包括或者是诸如具有大于约7.0的k值的高k介电材料，其中，介电层可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb、它们的多层或它们的组合的金属氧化物或硅酸盐，并且栅极层(例如，栅电极)还可以或可选地包括或者可以是诸如TiN、TaN、TaC、Co、Ru、Al、它们的多层或它们的组合的含金属材料。用于形成或沉积介电层、栅极层和掩模层的工艺包括热生长和/或化学生长、化学汽相沉积(CVD)、PECVD、分子束沉积(MBD)、原子层沉积(ALD)、物理汽相沉积(PVD)和其他沉积技术。
然后可以例如使用光刻和一个或多个蚀刻工艺将用于栅极堆叠件32的层图案化为栅极堆叠件32。例如，诸如通过使用旋涂在掩模层(或栅极层，例如，如果没有实施掩模层)上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光来进行图案化。然后，根据所使用的是正性抗蚀剂还是负性光抗蚀剂来去除光刻胶的暴露部分或未暴露部分。然后可以诸如通过使用一个或多个合适的蚀刻工艺将光刻胶的图案转印至栅极堆叠件32的层。一个或多个蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻工艺可以是各向异性的。后续地，例如，在灰化或湿剥离工艺中去除光刻胶。
在一些实施例中，在形成栅极堆叠件32之后，可以在有源区中形成轻掺杂的漏极(LDD)区(未具体示出)。例如，可以使用栅极堆叠件32作为掩模将掺杂剂注入到有源区中。示例性掺杂剂可以包括或是例如用于p型器件的硼和用于n型器件的磷或砷，尽管可以使用其他掺杂剂。LDD区可具有在从约1015cm-3至约1017cm-3的范围内的掺杂剂浓度。
沿着栅极堆叠件32的侧壁(例如，介电层、栅极层和掩模层的侧壁)且在位于半导体衬底30上的有源区上方形成栅极间隔件34。例如，可以通过共形地沉积用于栅极间隔件34的一个或多个层并且各向异性地蚀刻一个或多个层来形成栅极间隔件34。用于栅极间隔件34的一个或多个层可以包括或可以是通过CVD、ALD或另一沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等、它们的多层或它们的组合。蚀刻工艺可以包括RIE、NBE或另一蚀刻工艺。
在位于栅极堆叠件32的相对侧上的有源区中形成源极/漏极区36。在一些实例中，通过使用栅极堆叠件32和栅极间隔件34作为掩模，将掺杂剂注入到有源区中来形成源极/漏极区36。因此，可以通过在每个栅极堆叠件32的相对侧上的注入来形成源极/漏极区36。
在其他实例中，如图所示，可以使用栅极堆叠件32和栅极间隔件34作为掩模来凹进有源区，并且可以在凹槽中外延生长外延源极/漏极区36。可以通过蚀刻工艺来进行凹进。蚀刻工艺可以是各向同性的或各向异性的，或者是可以相对于半导体衬底30的一个或多个晶面具有选择性的。因此，基于所实施的蚀刻工艺，凹槽可以具有各种截面轮廓。蚀刻工艺可以是诸如RIE、NBE等的干蚀刻，或诸如使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)或另一蚀刻剂的湿蚀刻。外延源极/漏极区36可以包括或是硅锗(SixGe1-x，其中，x可以在约0和100之间)、碳化硅、硅磷、纯的或大致纯的锗、Ⅲ-Ⅴ族化合物半导体、Ⅱ-Ⅵ族化合物半导体等。例如，用于形成Ⅲ-Ⅴ族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。诸如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或它们的组合，通过在凹槽中外延生长材料来在凹槽中形成外延源极/漏极区36。外延源极/漏极区36可以相对于有源区凸起。可以在外延生长期间通过原位掺杂和/或在外延生长之后通过注入来掺杂外延源极/漏极区36。因此，可以通过外延生长并且可能在每个栅极堆叠件32的相对侧上注入来形成源极/漏极区36。
用于源极/漏极区36的示例性掺杂剂(例如，通过原位掺杂或注入)可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，尽管可以使用其他掺杂剂。源极/漏极区36可具有在从约1019cm-3至约1021cm-3的范围内的掺杂剂浓度。
图2示出形成一个或多个介电层(例如，第一层间电介质(ILD)38和第二ILD 40)，如图7的操作102。例如，第一ILD 38和第二ILD 40均可以包括蚀刻停止层(ESL)和主介电层(诸如低k介电层)。通常，蚀刻停止层可以在形成例如接触件或通孔时提供一种停止蚀刻工艺的机制。蚀刻停止层可以由具有与相邻层(例如，ILD的主介电层)不同的蚀刻选择性的介电材料形成。
在有源区、栅极堆叠件32和栅极间隔件34上方沉积第一ILD 38。例如，可以在有源区、栅极堆叠件32和栅极间隔件34上方共形地沉积蚀刻停止层。蚀刻停止层可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合，并且可以通过CVD、PECVD、ALD或另一沉积技术来沉积。然后，例如，在蚀刻停止层上方沉积主介电层。主介电层可以包括或可以是二氧化硅，诸如氮氧化硅的低k介电材料(例如，具有低于二氧化硅的介电常数的材料)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)，未掺杂的硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物等或它们的组合。可以通过旋涂、CVD、可流动CVD(FCVD)、PECVD、PVD或其他沉积技术来沉积主介电层。
可以在沉积第一ILD 38之后进行平坦化。可以实施诸如化学机械抛光(CMP)的平坦化工艺以平坦化第一ILD 38。在诸如在先栅极工艺中的一些工艺中，第一ILD 38的顶面可以位于栅极堆叠件32的顶面之上。在诸如替换栅极工艺的其他工艺中，平坦化第一ILD38的顶面以与栅极堆叠件32的顶面共面，从而通过第一ILD 38暴露栅极堆叠件32。在这种工艺中，平坦化可去除栅极堆叠件32的掩模层(并且在一些情况下，栅极间隔件34的上部)，并且因此，通过第一ILD 38暴露栅极堆叠件32的栅极层的顶面。
在替换栅极工艺中，可以去除通过第一ILD 38暴露的栅极堆叠件32并且用其他栅极堆叠件32替换。一旦通过第一ILD 38暴露，诸如通过一个或多个蚀刻工艺去除栅极堆叠件32的栅极层和介电层。可以通过对栅极层具有选择性的蚀刻工艺去除栅极层，其中，介电层可以用作刻蚀停止层，并且后续地，可以通过对介电层具有选择性的不同的蚀刻工艺去除介电层。蚀刻工艺可以是例如RIE、NBE、湿蚀刻或另一蚀刻工艺。替换栅极堆叠件可以在去除栅极堆叠件32的位置处形成栅极堆叠件32。替换栅极堆叠件32可以包括一个或多个共形层及位于一个或多个共形层上方的栅电极。一个或多个共形层包括栅极介电层并且可以包括一个或多个功函数调整层。
可以在去除栅极堆叠件32的位置处(例如，在有源区的表面和栅极间隔件34的侧壁上)且在第一ILD 38和栅极间隔件34的顶面上共形地沉积栅极介电层。栅极介电层可以是或可以包括氧化硅、氮化硅、高k介电材料、它们的多层或其他介电材料。高k介电材料可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb或它们的组合的金属氧化物或金属硅酸盐。可以通过ALD、PECVD、MBD或其他沉积技术来沉积栅极介电层。
然后，如果实施，则可以在栅极介电层上共形地沉积功函数调整层。功函数调整层可以包括或可以是钽、氮化钽、钛、氮化钛等或它们的组合，并且可以通过ALD、PECVD、MBD或其他沉积技术来沉积。类似于第一功函数调整层，可以顺序地沉积任何额外的功函数调整层。
在一个或多个共形层上方形成用于栅电极的层。用于栅电极的层可以填充去除栅极堆叠件32的所剩余的区域。用于栅电极的层可以是或可以包括诸如Co、Ru、Al、W、Cu、它们的多层或它们的组合的含金属材料。可以通过ALD、PECVD、MBD、PVD或另一沉积技术来沉积用于栅电极的层。
去除用于栅电极的层的部分和位于第一ILD 38的顶面之上的一个或多个共形层。例如，像CMP的平坦化工艺可以去除用于栅电极的层的部分以及位于第一ILD 38的顶面之上的一个或多个共形层。因此，可以形成包括栅电极和一个或多个共形层的替换栅极堆叠件32。
在第一ILD 38上方沉积第二ILD 40。例如，可以在第一ILD 38上方沉积蚀刻停止层。然后，例如，在蚀刻停止层上方沉积主介电层。第二ILD 40的蚀刻停止层和主介电层可以是或可以包括相同或类似的材料，并且可以使用与上文相对于第一ILD 38的蚀刻停止层和主介电层所描述的相同或类似的技术来沉积。在沉积之后，可以诸如通过CMP来平坦化第二ILD 40。
图3示出形成穿过第二ILD 40和第一ILD 38至相应的源极/漏极区36的开口42和44，如图7的操作104所示。开口42和44的每个暴露相应的源极/漏极区36。因此，开口42和44用于形成至源极/漏极区36的相应的导电部件。可以使用例如适当的光刻和蚀刻工艺来形成开口42和44。在一些实例中，开口42和44均可以具有在从约10nm至约120nm的范围内(诸如约65nm)的深度D，以及在从约3nm至约80nm的范围内(诸如约14nm)的宽度W。开口42和44的纵横比(例如，深度D与宽度W的比率)可以在从约5至约25的范围内。
图4示出在开口42和44中共形地形成阻挡层50以及在源极/漏极区36上形成硅化物区52，如图7的操作106。可以通过单个沉积工艺形成阻挡层50和硅化物区52。例如，可以通过单个PECVD工艺形成阻挡层50和硅化物区52。在一些实例中，阻挡层50是包括残余氯的氮化钛层，以及硅化物区52是硅化钛。
在一些实例中，使用单一PECVD工艺形成具有残余氯的氮化钛的阻挡层50和硅化钛的硅化物区52。在这些实例中，PECVD工艺包括使用四氯化钛(TiCl4)、氢气(H2)、氨气(NH3)和氩气(Ar)的气体组合，并且包括气体反应和衬底表面反应。气体反应可以包括如下面化学方程式(1)所示的反应。
TiCl4+H2+Ar*→TiClx+2HCl+Ar(其中，x通常为2或3)方程式(1)
如上所示，气体TiCl4、H2和Ar*反应以产生氯化钛(TiClx)，其中，副产物是表面反应的反应物。
如下面的化学方程式(2)所示，衬底表面反应可以包括在源极/漏极区36上进行硅化的反应。
TiClx+2Si+H2→TiSi2+Clx-残余+2HCl 方程式(2)
气体反应的氯化钛(TiClx)副产物与源极/漏极区36中的硅(Si)和氢气(H2)反应，形成含有残余氯的硅化钛(TiSi2)。盐酸(HCl)是通过PECVD工艺中的气体流动去除的反应的副产物。
衬底表面反应还可以包括分别如下化学方程式(3)和(4)所示的电介质(例如SiO2)升华和氮化的反应。
TiClx+H2→Ti+2HCl+Clx-残余 方程式(3)
2Ti+2NH3+Ar*→2TiN+3H2+Ar 方程式(4)
气体反应的氯化钛(TiClx)副产物与氢气(H2)反应，从而在表面上沉积具有残余氯的钛(Ti)，其中氯化钛不与表面反应，诸如类似于开口42和44的侧壁以及第二ILD 40的顶面的电介质(例如，SiO2)的表面以及诸如在硅化物区52的顶面上。钛(Ti)然后与氨气(NH3)反应以形成氮化钛(TiN)。因此在氮化钛(TiN)中形成残余氯。氢气(H2)和盐酸(HCl)是在PECVD工艺中通过气体流动而去除的反应的副产物。
在一些实例中，沉积在各个表面(例如，开口42和44的侧壁)上的具有残余氯的钛(Ti)与氨气(NH3)充分反应以形成氮化钛(TiN)，而不具有设置在表面和氮化钛(TiN)之间的钛(Ti)膜。在其他实例中，具有残余氯的钛(Ti)膜保持不与氮反应并且位于氮化钛(TiN)和其上沉积有钛的表面(例如，开口42和44的侧壁)之间。这可以通过控制在PECVD工艺中提供氨气的时间和/或提供的氨气的流量来发生。
使用所述的PECVD工艺，可以共形地形成具有高覆盖率的氮化钛的阻挡层50。例如，即使当开口42和44具有高纵横比(诸如在从约5至约25范围内时)，阻挡层50可覆盖开口42和44的从约90％至100％的范围内的侧壁和底面。额外地，阻挡层50可以具有沿着开口42和44的一个或多个侧壁的在从约
Figure BDA0001850360940000101
至约
Figure BDA0001850360940000102
的范围内的厚度，并且可以具有沿着开口42和44的底面的在从约
Figure BDA0001850360940000103
至约
Figure BDA0001850360940000104
的范围内的厚度。硅化物区52延伸到源极/漏极区36中的深度在从约
Figure BDA0001850360940000105
至约
Figure BDA0001850360940000106
的范围内。
使用上述PECVD工艺形成的阻挡层50也可以具有与第一ILD 38和第二ILD 40的良好的粘合性。例如，根据化学方程式(3)，在开口42和44中的第一ILD 38和第二ILD 40的侧壁上初始沉积钛(Ti)可以允许与第一ILD 38的侧壁和第二ILD 40的侧壁的良好接合。钛可以在经历如化学方程式(4)所示的氮化之前与侧壁的材料反应。
可以使用上述PECVD工艺在任何数量的不同材料上形成阻挡层50和硅化物区52。例如，可以在诸如二氧化硅的氧化物、氮氧化硅、PSG、BSG、BPSG、USG等以及诸如氮化硅的氮化物的任何电介质上形成阻挡层50。可以在任何含硅半导体材料(诸如硅(Si)(未掺杂的或p型或n型掺杂的)、硅锗(SiGe)、磷化硅(SiP)、砷化硅(SiAs)、碳化硅(SiC)、硼化硅锗(SiGeB)等)上形成硅化物区52。
可以通过使用PECVD工艺来控制阻挡层50和硅化物区52中的不同元素的浓度。例如，诸如通过控制PECVD工艺中的四氯化钛(TiCl4)相对于其他气体的流量，来控制阻挡层50和/或硅化物区52中的钛的浓度。在一些实例中，阻挡层50中的钛浓度是均匀的，并且在从约1017cm-3至约1021cm-3的范围内，并且阻挡层50中的钛可以形成TixN，其中，x在从约0.6至约3的范围内。硅化物区52也可以是诸如包括TixSi(其中，x在约1至约2的范围内)的复合物的富含钛的硅化物。通过控制硅化物区52中的钛浓度，可以调整硅化物区52的电阻率，并由此调整后续所述的形成的导电部件的电阻率，诸如从0至约200μΩ-cm。可以以每1nm的钛消耗约1.0nm约3.0nm的范围内的硅的速率形成硅化物区52。类似地，诸如通过控制PECVD工艺中的氨(NH3)相对于其他气体的流速，可以控制阻挡层50中的氮浓度。在一些实例中，阻挡层50中的氮浓度是均匀的，并且在从约1017cm-3至约1021cm-3的范围内，并且阻挡层50中的氮可以形成TiNx，其中，x在从约0.4至约3的范围内。此外，诸如通过控制PECVD工艺中四氯化钛(TiCl4)相对于其他气体的流速，可以控制阻挡层50中氯的浓度。在一些实例中，阻挡层50中氯的浓度在从约1016cm-3至约1021cm-3的范围内。
可以用掺杂剂进一步掺杂阻挡层50。可以在PECVD工艺期间的原位掺杂，诸如通过在PECVD工艺期间引入额外的气体，和/或可以通过诸如注入的后续处理来进行。示例性掺杂剂可以包括氟(F)、氧(O)、氮(N)、氯(Cl)、硅(Si)、碳(C)、砷(As)、锗(Ge)、钴(Co)和其他掺杂剂。例如，可以实施掺杂剂以获得阻挡层50的期望特征，诸如电阻率、粘附、防止扩散等。
尽管根据一些实施例，可以在阻挡层50中后续注入氮和/或氯，但是如上所述，阻挡层50可以通过PECVD工艺形成为具有残余氯的氮化钛，而没有后续的离子注入和/或退火(例如快速热退火(RTA))步骤来形成氮化钛。因此上述PECVD工艺可以简化氮化钛阻挡层的形成。
在形成阻挡层50和硅化物区52之后，可回拉(例如，减薄)阻挡层50。可以实施蚀刻工艺来回拉阻挡层50。蚀刻工艺对于阻挡层50的材料是具有选择性的，并且可以是各向同性的。在蚀刻工艺之后，阻挡层50可以具有沿着开口42和44的侧壁的在从约
Figure BDA0001850360940000111
至约
Figure BDA0001850360940000112
的范围内的厚度，并且可以具有沿着开口42和44的底面的在从约
Figure BDA0001850360940000121
至约
Figure BDA0001850360940000122
的范围内的厚度。回拉阻挡层50可以增加另一导电部件可以接触的导电材料60(例如，后续在形成导电部件中沉积)的面积。
图5示出在开口42和44中并且在阻挡层50和硅化物区52上形成导电材料60，如图7的操作108。导电材料60可以是或可以包括诸如钴、钨、铜、钌、它们的合金等或其它们的组合的金属，并且可以通过CVD、ALD、PVD或另一沉积技术来沉积。
图6示出去除第二ILD 40的顶面之上的多余的导电材料60和阻挡层50。在沉积导电材料60之后，例如通过使用诸如CMP的平坦化工艺可以去除位于第二ILD 40的顶面上方的多余的导电材料60和阻挡层50。这形成了包括位于开口42和44中的导电材料60、阻挡层50和硅化物区52的导电部件。导电部件和第二ILD 40的顶面可以是共面的。因此，包括导电材料60、阻挡层50和硅化物区52的导电部件可以形成为至相应的源极/漏极区36。
如前所示，一些实施例的各个方面可以应用于前段制程(FEOL)工艺。导电部件(包括形成导电部件的工艺)可以实施FEOL中的各个实施例的各个方面。在FEOL或中间段制程(MEOL)工艺中形成的其他导电部件可以类似地结合根据一些实施例的各个方面。类似地，在后段制程(BEOL)工艺中形成的诸如通孔和导线的导电部件可以实施根据一些实施例的各个方面。例如，可以在BEOL工艺中形成用于通孔和/或导线的阻挡层，诸如没有形成硅化物区。可以在例如电阻随机存取存储器(RRAM)、磁阻随机存取存储器(MRAM)或任何其他互补金属氧化物半导体(CMOS)设计中实施一些实施例。此外，可以在诸如5nm、3nm和其他节点的各个技术节点处实施一些实施例。
图8A至图8F是根据一些实施例的示例导电部件的截面的能量色散X射线(EDX)分析。导电部件包括由上述PECVD工艺形成的阻挡层50，其中，阻挡层50包括具有残余氯的氮化钛。图8A-图8F的EDX分析表示在截面中存在第一ILD 38、阻挡层50和导电材料60。EDX分析示出硅200、氧202、钛204、氮206、氯208和碳210的相应浓度。如该EDX分析所示，阻挡层50中存在残余氯208。
图9和图10是根据一些实施例的示例性阻挡层50的二次离子质谱(SIMS)分析。图9和图10分别示出为其中形成有阻挡层50的开口的深度的函数的氮和氯的浓度。在一些实例中，可以改变和/或控制氯的浓度以调节导电部件的电阻(例如，接触电阻)。例如，图9和图10中的深度的范围可以为从20nm至45nm。如图9所示，阻挡层50中氮浓度可以是大致均匀的，这可以比之前用于形成其他阻挡层的技术更均匀。
一些实施例可以实现优势。通常，在导电部件中使用阻挡层以减轻导电材料至诸如ILD的周围组件中的扩散。导电材料从导电部件的扩散可以增加导电部件的电阻，并且因此阻挡层可以减轻电阻的这种增加。因此，可以减小使用具有阻挡层的导电部件形成的集成电路中的阻容(RC)延迟。额外地，阻挡层可以在形成导电部件中用作缓冲层，从而用于随后在阻挡层上沉积导电材料(例如，钴)。通过诸如上述PECVD工艺的单个工艺形成阻挡层可以避免使用可用于形成阻挡层的更复杂的工艺，诸如沉积金属层，将元素注入到金属层中，以及退火注入的金属层以形成阻挡层。此外，使用如上所述的PECVD工艺并且在一些实施例中也可以实现具有良好的阶梯覆盖的高度共形的阻挡层，即使在高纵横比开口中，并且可以实现高的覆盖率。甚至进一步地，在一些应用中，可以根据设计规则调整根据一些实施例形成的导电部件，诸如通过控制形成的阻挡层和/或硅化物区中的钛、氮和/或氯的浓度来调整至源极/漏极区的接触电阻。
一个实施例是制造导电结构的方法。在半导体衬底上形成介电层。半导体衬底具有源极/漏极区。形成穿过介电层至源极/漏极区的开口。通过相同的等离子体增强化学汽相沉积(PECVD)工艺，在源极/漏极区上形成硅化物区，并且沿着介电层的侧壁在开口中形成阻挡层。
另一实施例是制造导电结构的方法。通过等离子体增强化学汽相沉积(PECVD)工艺在半导体衬底上方形成导电部件的阻挡层。PECVD工艺包括在气体反应中，使四氯化钛(TiCl4)和氢气(H2)反应以生成氯化钛(TiClx)；在第一表面反应中，使至少一些氯化钛(TiClx)与氢气(H2)反应以生成钛(Ti)；并且在第二表面反应中，使至少一些钛(Ti)与氨(NH3)反应以生成氮化钛(TixNy)。阻挡层包括氮化钛(TixNy)。
另一实施例是一种结构。该结构包括衬底、介电层和导电部件。该衬底包括有源区，并且有源区包括源极/漏极区。介电层位于衬底上方。介电层具有从介电层的顶面延伸至源极/漏极区的侧壁。导电部件接触源极/漏极区。导电部件包括硅化物区、阻挡层和导电材料。硅化物区位于介电层的侧壁处的源极/漏极区上。阻挡层沿着介电层的侧壁。阻挡层包括氯。导电材料位于阻挡层上且位于硅化物区之上。在导电材料与介电层的侧壁之间设置阻挡层。
根据本发明的一些实施例，提供了一种制造导电结构的方法，包括：在半导体衬底上形成介电层，所述半导体衬底具有源极/漏极区；形成穿过所述介电层至所述源极/漏极区的开口；以及通过相同的等离子体增强化学汽相沉积(PECVD)工艺，在所述源极/漏极区上形成硅化物区并且沿着所述介电层的侧壁在所述开口中形成阻挡层。
在上述方法中，所述等离子体增强化学汽相沉积工艺包括气体混合物，其中，所述气体混合物包括四氯化钛(TiCl4)、氢气(H2)和氨气(NH3)。
在上述方法中，所述阻挡层包括具有残余氯的氮化钛，并且其中，所述硅化物区包括硅化钛。
在上述方法中，所述等离子体增强化学汽相沉积工艺包括气体反应和表面反应；所述气体反应生成氯化钛(TiClx)；所述表面反应包括使至少一些氯化钛(TiClx)与源极/漏极区的至少一些硅反应以形成所述硅化物区的第一反应；以及所述表面反应包括使至少一些氯化钛(TiClx)与至少一些氢(H2)反应以生成钛(Ti)的第二反应，并且包括使至少一些钛(Ti)与至少一些氨(NH3)反应以形成阻挡层的第三反应。
在上述方法中，形成所述硅化物区和所述阻挡层还包括通过相同的等离子体增强化学汽相沉积工艺沿着所述介电层的侧壁在所述开口中形成金属层，所述金属层设置在所述介电层的侧壁和所述阻挡层之间。
在上述方法中，还包括在所述开口中的所述阻挡层上形成导电材料。
根据本发明的另一些实施例，还提供了一种制造导电结构的方法，包括：通过等离子体增强化学汽相沉积(PECVD)工艺，在半导体衬底上方形成导电部件的阻挡层，其中，所述等离子体增强化学汽相沉积工艺包括：在气体反应中，使四氯化钛(TiCl4)和氢气(H2)反应以生成氯化钛(TiClx)；在第一表面反应中，使至少一些氯化钛(TiClx)与氢气(H2)反应以生成钛(Ti)；以及在第二表面反应中，使至少一些钛(Ti)与氨(NH3)反应以生成氮化钛(TixNy)，其中，所述阻挡层包含氮化钛(TixNy)。
在上述方法中，形成所述导电部件的阻挡层还包括：通过所述等离子体增强化学汽相沉积工艺，形成所述导电部件的硅化物区，在所述半导体衬底的源极/漏极区上形成所述硅化物区，其中，所述等离子体增强化学汽相沉积工艺还包括在第三表面反应中，使至少一些氯化钛(TiClx)与源极/漏极区的硅(Si)反应以形成硅化钛，其中，所述硅化物区中包括硅化钛。
在上述方法中，形成所述导电部件的阻挡层还包括通过所述等离子体增强化学汽相沉积工艺形成所述导电部件的金属层，所述金属层形成在介电层的侧壁上，所述金属层设置在所述介电层的侧壁和所述阻挡层之间，其中，所述金属层包括至少一些钛(Ti)。
在上述方法中，在不使用离子注入工艺且不使用退火工艺的情况下形成所述阻挡层。
根据本发明的又一些实施例，还提供了一种导电结构，包括：衬底，包括有源区，所述有源区包括源极/漏极区；介电层，位于所述衬底上方，所述介电层具有从所述介电层的顶面延伸至所述源极/漏极区的侧壁；以及导电部件，接触所述源极/漏极区，所述导电部件包括：硅化物区，位于所述介电层的侧壁处的所述源极/漏极区上；阻挡层，沿着所述介电层的侧壁，其中，所述阻挡层包括氯；以及导电材料，位于所述阻挡层上且位于所述硅化物区之上，所述阻挡层设置在所述导电材料和所述介电层的侧壁之间。
在上述导电结构中，所述阻挡层中的氯浓度在从1016cm-3至1021cm-3的范围内。
在上述导电结构中，所述阻挡层是含氯的氮化钛。
在上述导电结构中，所述氮化钛的钛浓度在从1017cm-3至1021cm-3的范围内，以及氮浓度在从1017cm-3至1021cm-3的范围内。
在上述导电结构中，所述氮化钛是TixN，其中，x在从0.6至3的范围内。
在上述导电结构中，所述氮化钛是TiNx，其中，x在从0.4至3的范围内。
在上述导电结构中，所述导电部件还包括沿着所述介电层的侧壁且设置在所述介电层的侧壁和所述阻挡层之间的金属层。
在上述导电结构中，所述金属层包括氯。
在上述导电结构中，所述金属层是含氯的钛。
在上述导电结构中，所述阻挡层沿着所述硅化物区的顶面，所述阻挡层还设置在所述导电材料和所述硅化物区之间。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造导电结构的方法，包括：
在半导体衬底上形成介电层，所述半导体衬底具有源极/漏极区；
形成穿过所述介电层至所述源极/漏极区的开口；以及
通过相同的等离子体增强化学汽相沉积(PECVD)工艺，在所述源极/漏极区上形成硅化物区并且沿着所述介电层的侧壁在所述开口中形成包含氮化钛的阻挡层而没有后续的离子注入和/或退火步骤来形成氮化钛，其中，形成所述阻挡层的所述等离子体增强化学汽相沉积工艺包含使用至少两种气相的前体，
其中，所述阻挡层和所述硅化物区均通过同一单个所述等离子体增强化学汽相沉积(PECVD)工艺形成，并且通过同一单个所述等离子体增强化学汽相沉积控制形成的所述阻挡层和/或所述硅化物区中的钛、氮和/或氯的浓度来调整至所述源极/漏极区的接触电阻。
2.根据权利要求1所述的方法，其中，所述等离子体增强化学汽相沉积工艺包括气体混合物，其中，所述气体混合物包括四氯化钛(TiCl4)、氢气(H2)和氨气(NH3)。
3.根据权利要求2所述的方法，其中，所述阻挡层包括具有残余氯的氮化钛，并且其中，所述硅化物区包括硅化钛。
4.根据权利要求2所述的方法，其中：
所述等离子体增强化学汽相沉积工艺包括气体反应和表面反应；
所述气体反应生成氯化钛(TiClx)；
所述表面反应包括使至少一些氯化钛(TiClx)与源极/漏极区的至少一些硅反应以形成所述硅化物区的第一反应；以及
所述表面反应包括使至少一些氯化钛(TiClx)与至少一些氢(H2)反应以生成钛(Ti)的第二反应，并且包括使至少一些钛(Ti)与至少一些氨(NH3)反应以形成阻挡层的第三反应。
5.根据权利要求1所述的方法，其中，形成所述硅化物区和所述阻挡层还包括通过相同的等离子体增强化学汽相沉积工艺沿着所述介电层的侧壁在所述开口中形成金属层，所述金属层设置在所述介电层的侧壁和所述阻挡层之间。
6.根据权利要求1所述的方法，还包括在所述开口中的所述阻挡层上形成导电材料。
7.一种制造导电结构的方法，包括：
通过具有单一前体混合物的等离子体增强化学汽相沉积(PECVD)工艺，在半导体衬底上方形成导电部件的阻挡层，其中，所述等离子体增强化学汽相沉积工艺包括：
在气体反应中，使四氯化钛(TiCl4)和氢气(H2)反应以生成氯化钛(TiClx)；
在第一表面反应中，使至少一些氯化钛(TiClx)与氢气(H2)反应以生成钛(Ti)；以及
在第二表面反应中，使至少一些钛(Ti)与氨(NH3)反应以生成氮化钛(TixNy)，其中，所述阻挡层包含氮化钛(TixNy)，
在通过所述等离子体增强化学汽相沉积工艺形成所述阻挡层之后，没有后续的离子注入和/或退火步骤来形成氮化钛，通过所述等离子体增强化学汽相沉积控制形成的所述阻挡层的钛、氮和/或氯的浓度来调整至源极/漏极区的接触电阻。
8.根据权利要求7所述的方法，其中，形成所述导电部件的阻挡层还包括：通过所述等离子体增强化学汽相沉积工艺，形成所述导电部件的硅化物区，在所述半导体衬底的源极/漏极区上形成所述硅化物区，其中，所述等离子体增强化学汽相沉积工艺还包括在第三表面反应中，使至少一些氯化钛(TiClx)与源极/漏极区的硅(Si)反应以形成硅化钛，其中，所述硅化物区中包括硅化钛。
9.根据权利要求7所述的方法，其中，形成所述导电部件的阻挡层还包括通过所述等离子体增强化学汽相沉积工艺形成所述导电部件的金属层，所述金属层形成在介电层的侧壁上，所述金属层设置在所述介电层的侧壁和所述阻挡层之间，其中，所述金属层包括至少一些钛(Ti)。
10.根据权利要求7所述的方法，其中，在不使用离子注入工艺且不使用退火工艺的情况下形成所述阻挡层。
11.一种导电结构，包括：
衬底，包括有源区，所述有源区包括源极/漏极区；
介电层，位于所述衬底上方，所述介电层具有从所述介电层的顶面延伸至所述源极/漏极区的侧壁；
栅极堆叠件，穿过所述源极/漏极区之间的所述介电层，并且与所述衬底接触；以及
导电部件，接触所述源极/漏极区，所述导电部件包括：
硅化物区，位于所述介电层的侧壁处的所述源极/漏极区上；
阻挡层，沿着所述介电层的侧壁，其中，所述阻挡层包括氯；以及
导电材料，位于所述阻挡层上且位于所述硅化物区之上，所述阻挡层设置在所述导电材料和所述介电层的侧壁之间，
所述硅化物区在横向方向上具有超出所述阻挡层的超出部分，
其中，所述超出部分的顶面与所述介电层之间的接触界面，齐平于所述源极/漏极区与所述介电层之间的接触界面，所述超出部分的顶面与所述栅极堆叠件和所述衬底的接触界面齐平，并且所述超出部分中包括氯。
12.根据权利要求11所述的导电结构，其中，所述阻挡层中的氯浓度在从1016cm-3至1021cm-3的范围内。
13.根据权利要求11所述的导电结构，其中，所述阻挡层是含氯的氮化钛。
14.根据权利要求13所述的导电结构，其中，所述氮化钛的钛浓度在从1017cm-3至1021cm-3的范围内，以及氮浓度在从1017cm-3至1021cm-3的范围内。
15.根据权利要求13所述的导电结构，其中，所述氮化钛是TixN，其中，x在从0.6至3的范围内。
16.根据权利要求13所述的导电结构，其中，所述氮化钛是TiNx，其中，x在从0.4至3的范围内。
17.根据权利要求11所述的导电结构，其中，所述导电部件还包括沿着所述介电层的侧壁且设置在所述介电层的侧壁和所述阻挡层之间的金属层。
18.根据权利要求17所述的导电结构，其中，所述金属层包括氯。
19.根据权利要求17所述的导电结构，其中，所述金属层是含氯的钛。
20.根据权利要求11所述的导电结构，其中，所述阻挡层沿着所述硅化物区的顶面，所述阻挡层还设置在所述导电材料和所述硅化物区之间。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094626B2 (en) 2018-09-24 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures in semiconductor fabrication
US10804163B2 (en) * 2018-10-31 2020-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Method of metal gate formation and structures formed by the same
TWI764399B (zh) 2020-04-27 2022-05-11 台灣積體電路製造股份有限公司 半導體裝置、積體晶片及其形成方法
US11522049B2 (en) 2020-04-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion barrier layer for source and drain structures to increase transistor performance
CN113517393B (zh) * 2020-04-28 2024-05-28 台湾积体电路制造股份有限公司 相变存储器件及其形成方法
US11411180B2 (en) 2020-04-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method
US11257712B2 (en) * 2020-05-13 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact formation methods and devices
CN114078745A (zh) * 2020-08-13 2022-02-22 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
KR20230003695A (ko) * 2021-06-29 2023-01-06 삼성전자주식회사 반도체 소자가 포함하는 컨택의 형성 방법
US20230008239A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for an interconnect structure
CN115312463B (zh) * 2022-09-14 2024-05-14 芯盟科技有限公司 半导体器件及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0444224A (ja) * 1990-06-07 1992-02-14 Mitsubishi Electric Corp 半導体装置の製造方法
US5831335A (en) * 1995-01-31 1998-11-03 Sony Corporation Semiconductor device contains refractory metal or metal silicide with less than 1% weight of halogen atom
WO1999035675A1 (fr) * 1998-01-09 1999-07-15 Tokyo Electron Limited Procede pour former un film de titane par d.c.p.v.
CN1553495A (zh) * 2003-06-06 2004-12-08 南亚科技股份有限公司 插塞的形成方法
CN101397653A (zh) * 2007-09-28 2009-04-01 东京毅力科创株式会社 金属膜成膜方法和计算机能够读取的存储介质

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3189771B2 (ja) 1997-11-26 2001-07-16 日本電気株式会社 半導体装置の製造方法
US7169704B2 (en) * 2002-06-21 2007-01-30 Samsung Electronics Co., Ltd. Method of cleaning a surface of a water in connection with forming a barrier layer of a semiconductor device
KR100502673B1 (ko) 2002-07-05 2005-07-22 주식회사 하이닉스반도체 반도체소자의 티타늄막 형성방법 및 배리어금속막 형성방법
JP4931939B2 (ja) 2006-03-09 2012-05-16 アプライド マテリアルズ インコーポレイテッド 半導体デバイスを形成する方法
JP5431752B2 (ja) * 2009-03-05 2014-03-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9093304B2 (en) 2012-10-12 2015-07-28 Finscale Inc. Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9093298B2 (en) 2013-08-22 2015-07-28 Texas Instruments Incorporated Silicide formation due to improved SiGe faceting
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9466488B2 (en) 2014-05-09 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-semiconductor contact structure with doped interlayer
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9947540B2 (en) 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
US9922978B2 (en) 2015-08-21 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with recessed source/drain structure and method for forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0444224A (ja) * 1990-06-07 1992-02-14 Mitsubishi Electric Corp 半導体装置の製造方法
US5831335A (en) * 1995-01-31 1998-11-03 Sony Corporation Semiconductor device contains refractory metal or metal silicide with less than 1% weight of halogen atom
WO1999035675A1 (fr) * 1998-01-09 1999-07-15 Tokyo Electron Limited Procede pour former un film de titane par d.c.p.v.
CN1553495A (zh) * 2003-06-06 2004-12-08 南亚科技股份有限公司 插塞的形成方法
CN101397653A (zh) * 2007-09-28 2009-04-01 东京毅力科创株式会社 金属膜成膜方法和计算机能够读取的存储介质

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