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CN109791923A - 用于减小应力的圆化的金属迹线拐角 - Google Patents

用于减小应力的圆化的金属迹线拐角 Download PDF

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CN109791923A
CN109791923A CN201680089660.9A CN201680089660A CN109791923A CN 109791923 A CN109791923 A CN 109791923A CN 201680089660 A CN201680089660 A CN 201680089660A CN 109791923 A CN109791923 A CN 109791923A
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bridge
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D-W·金
A·贾殷
N·M·帕特尔
R·J·亨德里克斯
S·沙兰
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Abstract

公开了一种集成电路封装。该集成电路封装包括第一集成电路管芯和第二集成电路管芯。该集成电路封装还包括衬底，其中，所述第一集成电路管芯和所述第二集成电路管芯都连接到所述衬底。该衬底包括嵌入在所述衬底内的互连桥，其中，所述互连桥包括至少一个金属迹线部件，其中，所述金属迹线部件包括所述金属迹线部件的底部部分上的圆化的拐角。

Description

用于减小应力的圆化的金属迹线拐角
技术领域
本文所述的实施例总体涉及连接桥。
背景技术
诸如IC(集成电路)封装的微电子器件正在以越来越小的规模被制造。技术的较小规模导致对误差的容限很小并需要更好的方式来互连这些芯片。然而，用于管芯连接的当前技术使用封装上连接或者穿硅过孔技术来连接这些管芯。穿硅过孔技术成本非常高并且不适合中央处理单元，因为这些单元会产生大量的热。封装上连接技术使得封装技术上的线宽和空间不允许高密度输入/输出连接以当前和未来微电子器件所需的速度运行。
附图说明
图1示出了使用硅技术的多管芯IC封装的示例性实施例的图示。
图2示出了在一些示例性实施例中的具有嵌入在衬底中的互连桥的多管芯IC封装的截面图示。
图3示出了在一些示例性实施例中的利用矩形形状通信通道制造的互连桥的截面图示。
图4是示出了在一些示例性实施例中的被蚀刻到基于硅的互连桥中的凹槽的截面的示图。
图5A-5C示出了用于对硅互连桥502中的圆化的底部金属迹线凹槽进行等离子体蚀刻的方法的基本图示。
图6示出了根据一些示例性实施例的建立嵌入式互连桥的方法的流程图。
图7是根据一些示例性实施例的电子系统的框图。
具体实施方式
以下描述和附图充分例示了使本领域的技术人员能够实践它们的具体实施例。其它实施例可以并入结构、逻辑、电气、工艺和其它改变。一些实施例的部分和特征可以被包括在其它实施例的部分或特征中或被其它实施例的部分或特征替代。权利要求中阐述的实施例涵盖那些权利要求的所有可用等价物。
在一些示例性实施例中，会有益的是通过允许高输入/输出信号密度而又不会过于昂贵以致不能合理制造的方式来连接管芯。一种这样的方法是嵌入式互连桥。在一些示例性实施例中，互连桥嵌入在衬底中并且电气和通信地连接两个或更多管芯。
嵌入式互连桥是在制造衬底时嵌入在衬底中的硅部件。每个嵌入式互连桥包括一条或多条金属迹线，所述金属迹线连接两个不同的芯片/管芯并允许在两个不同的芯片/管芯之间进行快速通信。每个管芯都连接到衬底，并通过衬底中的过孔而连接到嵌入式互连桥。
为了减小封装尺寸，建立了超薄互连桥(例如，小于50μm)。对于超薄互连桥而言，极大地减小了对断裂或误差的容限。具体而言，在将金属迹线添加到互连桥以允许通信和供电时，减小断裂的可能是最突出的关注。
在制造阶段期间，通过等离子体蚀刻从硅晶片去除硅。等离子体蚀刻使用压力和气体而基于抗蚀剂图案来去除硅。去除硅产生了蚀刻到硅(例如，二氧化硅)中的一个或多个凹槽。
由于该工艺，在等离子体蚀刻垂直地从衬底去除材料时，凹槽一般具有矩形形状的轮廓。亦即，如果要切割互连桥的一半并从侧面观看凹槽(例如，参见以下图3)，轮廓将是矩形。
然而，矩形的尖锐金属拐角成为脆弱点。在桥经历一系列加热和冷却工艺和测试工艺时，可能会在衬底中形成断裂。这些断裂几乎始终开始于凹槽的拐角处。在断裂形成时，由于电势差的原因，已经沉积在凹槽中的金属迹线可能会迁移到相邻金属迹线。长的断裂可能在不应当存在的地方(例如，两个独立的通信信号线之间)建立电连接，或者建立短路(例如，将信号线连接到地)，由此使得芯片不可工作。此外，断裂即使不会导致互连桥发生电气故障，也可能引入结构性弱点，这导致互连桥发生物理故障。
这样一来，在处理超薄互连桥(大约50μm)时，重要的是要从所蚀刻的其中放置有迹线金属的凹槽中消除尖锐拐角，以方便通信和电源系统工作。
为了避免这些尖锐的拐角，在衬底上放置抗蚀剂图案之后，严格控制等离子体蚀刻工艺的压力和气体组分，以确保所建立的任何凹槽的底部被圆化(例如，半圆)，而不是矩形。通过这种方式，容纳金属迹线部件的凹槽中的尖锐拐角被消除。
在一些示例性实施例中，控制压力水平包括将压力提高40％。在一些示例性实施例中，在等离子体蚀刻工艺期间控制气体组分包括将长链碳氟化合物减少80％。
在一些示例性实施例中，在等离子体蚀刻工艺期间控制气体组分包括向气体组分中增加短链碳氟化合物。
在一些示例性实施例中，在等离子体蚀刻工艺期间控制气体组分包括将气体组分中的氧成分减小20％
在一些示例性实施例中，在等离子体蚀刻工艺期间控制气体组分包括将惰性载气减小50％
图1示出了使用硅技术的多管芯IC封装100的示例性实施例的图示。在该示例性实施例中，存在多个管芯(102-116)。不要求每个管芯102-116是相同尺寸。此外，管芯102-116自身不需要与过去的多管芯封装包括在相同的所制造的硅层中。
相反，多管芯封装100中的每个管芯102-116可以经由实现两个管芯之间的通信的一个或多个嵌入式互连桥120-1到120-10而连接到至少一个其它管芯102-116。嵌入式互连桥120-1到120-10嵌入在衬底中。然后根据需要将一个或多个管芯102-116(既物理地又电子地)连接到嵌入式互连桥120-1到120-10，以实现不同管芯之间的通信。在一些示例性实施例中，互连桥120-1到120-10是嵌入式多管芯互连桥(EMIB)。
通过这种方式，不会基于能够产生的硅晶片的尺寸而限制多管芯IC封装的尺寸和复杂度。此外，每个管芯在能力或目的(例如，存储器、处理器等)方面可以不同。
图2示出了在一些示例性实施例中的具有嵌入在衬底中的互连桥的多管芯IC封装200的截面图示。在该示例中，两个管芯(106和104)经由嵌入在衬底206层中的互连桥202而连接。
在一些示例性实施例中，互连桥202由硅构成并包括一个或多个通信线212。
在一些示例性实施例中，每个管芯104、106利用一个或多个物理和电连接204而连接到互连桥202和衬底206层两者。例如，可以使用焊料建立管芯(104到106)与互连桥202和衬底206之间的物理连接。
衬底206包括一个或多个电源线210，其连接到一个或多个管芯104、106并提供所需电力。在一些示例性实施例中，电源线210由导电材料(例如，铜)构成并在衬底制造工艺期间被敷设到衬底206中。
在一些示例性实施例中，嵌入式互连桥202由硅构成，其中敷设有导电通信线212。导电通信线212是通过等离子体蚀刻工艺在互连桥中建立的金属迹线。在该情况下，每条金属迹线被敷设到凹槽中。如上所述，使用特别设计的压力和气体混合物来蚀刻每个凹槽，以确保凹槽的底部(并且因而还有金属迹线通信线的底部)是圆化的，而不是带有尖锐边缘的平面。
在一些示例性实施例中，用于建立互连桥202的工艺比建立IC管芯简单且便宜得多，因为嵌入式互连桥202的复杂度远小于处理器或存储器部件的复杂度。
图3示出了在一些示例性实施例中的利用矩形形状的通信通道制造的互连桥202的截面图示。在该示例中，互连桥206包括允许通过桥进行通信的金属迹线通信通道304和308。
在一些示例性实施例中，互连桥206还包括顶部过孔302，其将至少一个通信通道304连接到附接到互连桥206所嵌入的衬底的部件(例如，有源或无源部件)。
在一些示例性实施例中，互连桥206是超薄的(例如，大约50μm)。互连桥206还包括一个或多个电源通道310、312和314。在一些示例性实施例中，电源通道通过一个或多个过孔316和318彼此连接(或接地)。
在一些示例性实施例中，通道304和308是利用导电材料建立的，并且在制造所述互连桥206期间被置于互连桥206的硅中。具体而言，在制造工艺期间，使用等离子体蚀刻来去除衬底并留下凹槽，在所述凹槽中沉积金属迹线。
在该示例中，迹线金属被沉积到具有矩形截面的凹槽中。在该示例中，互连桥206在加热和冷却工艺或测试工艺期间会发展出断裂。断裂306起源于矩形金属迹线304的尖锐拐角。
在一些示例性实施例中，断裂306源自于由于金属迹线的尖锐拐角所引起的衬底中的脆弱点。断裂(例如该图中所示出的断裂)可能导致互连桥206发生物理或电子故障(在一条金属迹线与另一个部件电连接时)。
图4是示出了被雕刻到基于硅的互连桥中的凹槽402的截面的示图。在该示例中，与图3中的示例相反，金属迹线凹槽的底部被圆化404，而不是平面。
可以看出，利用圆化的404底部，通道或凹槽避免了具有可能成为故障或断裂的弱点的任何尖锐边缘。
于是，去除尖锐金属拐角实现了更高的基于硅的桥的产率(例如，单位硅面积的更有用的互连桥)并改善了所产生的互连桥的可靠性。
图5A-5C示出了用于对互连桥的基于硅的层502中的圆化的底部金属迹线凹槽进行等离子体蚀刻的方法的基本图示。
图5A具体示出了已经施加了抗蚀剂层504的基于硅的层502。在一些示例性实施例中，抗蚀剂层是作为液体被添加的光致抗蚀剂层，因此其在周围均匀扩散。在其它示例性实施例中，抗蚀剂作为掩模被添加，以允许在硅互连桥502的表面中蚀刻出特定图案。
图5B示出了在完成等离子体蚀刻阶段之后的具有抗蚀剂层504的硅层502。在一些示例性实施例中，等离子体蚀刻包括在互连桥502处喷射特定气体的高速等离子体流。
在一些示例性实施例中，按照脉冲输送高速等离子体流。发生蚀刻的压力有助于确定蚀刻的结果。
在一些示例性实施例中，等离子体与形成互连桥的材料(例如，二氧化硅)相互作用，并在没有抗蚀材料的地方去除该材料。于是，抗蚀剂掩模在可以敷设金属的地方为迹线路径赋予形状，以在互连桥中形成通信通道。
为了确保凹槽或通道具有圆化的底部而不是矩形底部，对常规等离子体蚀刻工艺进行改变。
在一些示例性实施例中，将蚀刻工艺期间使用的压力提高最多40％。这种提高的压力导致气体阻力时间增加，并且允许被激活物质的方向性减小。
在一些示例性实施例中，气体组分包括基于氟化物的气体。例如，气体混合物包括长链碳氟化合物。在希望有尖锐拐角时，长链碳氟化合物为主要蚀刻剂。然而，为了实现金属迹线通道上的圆化的底部，将长链碳氟化合物减少最多80％以减少侧壁聚合物沉积。
在一些示例性实施例中，为了进一步改善金属迹线底部的圆度，向气体混合物添加高流量的短碳氟化合物，以提供高浓度的氟离子/基团。
在一些示例性实施例中，将氧(例如，O2)减少25％，以管理侧壁聚合物沉积速率。在一些示例性实施例中，这是与长链碳氟化合物的减少平衡的。
在一些示例性实施例中，将惰性载气减少50％或更多，以减弱被激活物质行进的方向性。通过对正常的等离子体蚀刻工艺做出这些改变，该蚀刻工艺允许更圆的底部，如图5B中所示。
图5C示出了在已经去除抗蚀剂层之后的互连桥。在该情况下，互连桥已准备好进行额外的处理步骤，包括但不限于金属迹线层。
图6示出了根据一些示例性实施例的建立嵌入式互连桥的方法的流程图。
在一些示例性实施例中，建立互连桥的第一硅层(602)。在一些示例性实施例中，硅层由二氧化硅构成。在一些示例性实施例中，硅层是硅晶片的部分。
在一些示例性实施例中，抗蚀剂掩模被施加到第一硅层(606)。在一些示例性实施例中，抗蚀剂是保护下方的硅不受等离子体蚀刻工艺影响的材料。
在一些示例性实施例中，互连桥是超薄的。在一些示例性实施例中，晶片平均为200μm到300μm厚。比100μm薄的任何硅层(例如，晶片)都是很薄的。在一些示例性实施例中，互连桥小于40μm。
在一些示例性实施例中，作为制造工艺的部分，去除第一硅层的部分(606)。例如，通过等离子体蚀刻去除未被抗蚀剂掩模覆盖的硅层的至少一些，以在第一硅层中建立凹槽，其中控制与等离子体蚀刻相关联的压力水平和气体组分以获得具有圆化的底部的凹槽。
在一些示例性实施例中，控制压力水平包括将压力提高40％。在一些示例性实施例中，在等离子体蚀刻工艺期间控制气体组分包括将长链碳氟化合物减少80％。
在一些示例性实施例中，在等离子体蚀刻工艺期间控制气体组分包括向气体组分中增加短链碳氟化合物。
在一些示例性实施例中，在等离子体蚀刻工艺期间控制气体组分包括将气体组分中的氧分量减小20％。
在一些示例性实施例中，金属迹线部件的圆化的拐角减小了层间电介质(ILD)中断裂的可能性。
在一些示例性实施例中，在等离子体蚀刻工艺期间控制气体组分包括将惰性载气减小50％。
在一些示例性实施例中，利用导电金属填充(608)蚀刻的凹槽。在一些示例性实施例中，互连桥被嵌入(610)在衬底中。然后，在一些示例性实施例中，将衬底连接到第一和第二管芯。然后互连桥允许在第一和第二管芯之间通信。
图7示出了根据一个示例性实施例的系统级示图。例如，图7描绘了电子装置(例如，系统)的示例，该电子装置包括具有如本公开中描述的嵌入在衬底102中的互连桥的多管芯IC封装。图7被包括以示出较高级装置应用的示例。在一个实施例中，系统包括但不限于台式计算机、膝上型计算机、上网本、平板计算机、笔记本计算机、个人数字助理(PDA)、服务器、工作站、蜂窝电话、移动计算装置、智能电话、因特网设备或任何其它类型的计算装置。在一些实施例中，系统700是片上系统(SoC)系统。
在一个实施例中，处理器710具有一个或多个处理内核712和712N，其中712N代表处理器710内部的第N个处理器内核，其中N是正整数。在一个实施例中，系统700包括多个处理器，包括710和705，其中处理器705的逻辑与处理器710的逻辑类似或相同。在一些实施例中，处理内核712包括但不限于用于取指令的预取逻辑、用于解码指令的解码逻辑、用于执行指令的执行逻辑、等等。在一些实施例中，处理器710具有为系统700高速缓存指令和/或数据的高速缓存存储器716。高速缓存存储器716可以被组织成包括一个或多个级别的高速缓存存储器的层级结构。
在一些实施例中，处理器710包括存储器控制器714，其可操作用于执行使得处理器710能够访问存储器730并与其通信的功能，存储器730包括易失性存储器732和/或非易失性存储器734。在一些实施例中，处理器710与存储器730和芯片组720耦合。处理器710还可以耦合到无线天线778，以与被配置成发射和接收无线信号的任何装置通信。在一个实施例中，无线天线接口778根据但不限于IEEE 802.11标准及其相关系列、Home Plug AV(HPAV)、超宽带(UWB)、蓝牙、WiMax或任何形式的无线通信协议而工作。
在一些实施例中，易失性存储器732包括但不限于同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)和/或任何其它类型的随机存取存储器装置。非易失性存储器734包括但不限于闪存存储器、相变存储器(PCM)、只读存储器(ROM)、电可擦可编程只读存储器(EEPROM)或任何其它类型的非易失性存储器装置。
存储器730存储要由处理器710执行的信息和指令。在一个实施例中，存储器730还可以存储处理器710执行指令时的临时变量或其它中间信息。在例示的实施例中，芯片组720经由点到点(PtP或P-P)接口717和722与处理器710连接。芯片组720使得处理器710能够连接到系统700中的其它元件。在一些实施例中，接口717和722根据诸如QuickPathInterconnect(QPI)等PtP通信协议而工作。在其它实施例中，可以使用不同的互连。
在一些实施例中，芯片组720可操作用于与处理器710、705N、显示装置740以及其它装置772、776、774、760、762、764、766、777等通信。芯片组720还可以耦合到无线天线778，以与被配置成发射和/或接收无线信号的任何装置通信。
芯片组720经由接口726连接到显示装置740。例如，显示器740可以是液晶显示器(LCD)、等离子体显示器、阴极射线管(CRT)显示器或任何其它形式的视觉显示装置。在一些实施例中，处理器710和芯片组720被合并成单个SOC。此外，芯片组720连接到将各种元件774、760、762、764和766互连的一个或多个总线750和755。总线750和755可以经由总线桥772互连在一起。在一个实施例中，芯片组720经由接口724和/或704、智能电视776、消费电子设备777等与非易失性存储器760、大容量存储装置762、键盘/鼠标764和网络接口766耦合。
在一个实施例中，大容量存储装置762包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪存存储器驱动器、或任何其它形式的计算机数据存储介质。在一个实施例中，网络接口766是通过任何类型的公知网络接口标准实施的，所述标准包括但不限于以太网接口、通用串行总线(USB)接口、外围部件互连(PCI)快速接口、无线接口和/或任何其它适当类型的接口。在一个实施例中，无线接口根据但不限于IEEE 802.11标准及其相关系列、HPAV、UWB、蓝牙、WiMax或任何形式的无线通信协议而工作。
尽管图7中所示的模块被示为系统700内的独立块，但这些块中的一些所执行的功能可以被集成在单个半导体电路内或者可以使用两个或更多个独立集成电路来实施。例如，尽管高速缓存存储器716被图示为处理器710内的独立块，但高速缓存存储器716(或716的选定方面)可以被并入处理器内核712中。
为了更好地例示本文所公开的方法和设备，这里提供实施例的非限制性列表：
示例1包括一种集成电路封装，包括：第一集成电路管芯；第二集成电路管芯；衬底，其中第一集成电路管芯和第二集成电路管芯都连接到衬底；以及嵌入在衬底内的互连桥，其中互连桥包括至少一个金属迹线部件，其中金属迹线部件包括在金属迹线部件的底部部分上的圆化的拐角。
示例2包括示例1所述的集成电路封装，其中，第一集成电路管芯通过表面安装技术连接到衬底。
示例3包括示例1-2的任一项所述的集成电路封装，其中，第一集成电路管芯通过球栅阵列连接到衬底。
示例4包括示例1-3的任一项所述的集成电路封装，其中，互连桥允许在第一集成电路管芯和第二集成电路管芯之间通信。
示例5包括示例1-4的任一项所述的集成电路封装，其中，互连桥小于100μm厚。
示例6包括示例1-5的任一项所述的集成电路封装，其中，互连桥小于40μm。
示例7包括一种互连桥，包括：一个或多个通信过孔，所述通信过孔能够将互连桥连接到外部电气装置；连接到电源的一个或多个电力输送部件；金属迹线通信部件，其中金属迹线通信部件的底部具有弯曲拐角；并且其中互连桥嵌入在有机衬底中。
示例8包括示例7所述的互连桥，其中，互连桥将第一集成电路管芯通信地连接到第二集成电路管芯。
示例9包括示例7-8的任一项所述的互连桥，其中，第一集成电路管芯通过表面安装技术连接到有机衬底。
示例10包括示例9所述的互连桥，其中，第一集成电路管芯通过球栅阵列连接到有机衬底。
示例11包括示例7-10的任一项所述的互连桥，其中，互连桥小于40μm厚。
示例12包括一种方法，包括：建立互连桥的第一硅层；向第一硅层施加抗蚀剂掩模；通过等离子体蚀刻去除未被抗蚀剂掩模覆盖的硅层的至少一些，以在第一硅层中建立凹槽，其中控制与等离子体蚀刻相关联的压力水平和气体组分，以获得具有圆化的底部的凹槽；利用导电材料填充凹槽；以及在衬底中嵌入互连桥。
示例13包括示例12所述的方法，其中，控制压力水平包括将压力提高40％。
示例14包括示例12-13的任一项所述的方法，其中，在等离子体蚀刻工艺期间控制气体组分包括将长链碳氟化合物减少80％。
示例15包括示例12-14的任一项所述的方法，其中，在等离子体蚀刻工艺期间控制气体组分包括向气体组分中添加短链碳氟化合物。
示例16包括示例12-15的任一项所述的方法，其中，在等离子体蚀刻工艺期间控制气体组分包括将气体组分的氧分量减少20％。
示例17包括示例12-16的任一项所述的方法，其中，在等离子体蚀刻工艺期间控制气体组分包括将惰性载气减少50％。
示例18包括示例12-17的任一项所述的方法，其中，互连桥是超薄的。
示例19包括示例12-18的任一项所述的方法，其中，互连桥小于40μm。
示例20包括示例12-19的任一项所述的方法，其中，互连桥将第一集成电路管芯通信地连接到第二集成电路管芯。
术语用法
在整个本说明书中，多种实例可以将所描述的部件、操作或结构实施为单个实例。尽管一种或多种方法的个体操作被例示并描述为独立的操作，但可以同时执行一个或多个个体操作，且不需要按照图示的次序执行操作。被呈现为示例性配置中的单独的部件的结构和功能可以被实施为组合式结构或部件。类似地，呈现为单个部件的结构和功能可以被实施为独立部件。这些以及其它变化、修改、添加和改进落在本文中的主题的范围内。
尽管已参考特定示例性实施例描述了本发明主题的概要，但可以对这些实施例做出各种修改和改变而不脱离本发明的实施例的更广泛范围。仅为方便起见，且在不旨在主动将本申请的范围限制于任何单个公开内容或发明概念的情况下(如果实际上公开了多于一个)，本发明主题的这种实施例在本文中可以单独地或共同地由术语“发明”提及。
足够详细地描述本文示出的实施例以使得本领域的技术人员能够实践所公开的教示。可以使用并且从本文中导出其它实施例，使得可以对结构和逻辑做出替代和改变而不脱离本公开的范围。因此，具体实施方式部分并不能理解为限制性意义，并且各种实施例的范围仅通过所附权利要求以及为这种利要求赋予权力的等同物的完整范围来限定。
如本文所用，术语“或”可以被解释为任何包括或排他的意义。可以为文中作为单个实例描述的资源、操作或结构提供多个实例。另外，各种资源、操作、模块、引擎和数据储存器之间的边界具有某种程度的任意性，并且特定的操作是在具体说明性配置的语境下例示的。设想了功能的其它分配并且其可以落入本发明的各种实施例的范围内。一般来说，呈现为示例性配置中的单独的资源的结构和功能可以被实施为组合式结构或资源。类似地，呈现为单个资源的结构和功能可以被实施为单独的资源。这些和其它变化、修改、添加和改进落入如由所附权利要求表示的本公开的实施例的范围内。因此，说明书和附图应被视为是示例性的而非限制性的。
为了解释的目的，前面的描述是通过参考具体示例性实施例来进行描述的。然而，上述示例性的讨论并非旨在是穷尽的或将可能的示例性实施例局限于本发明所公开的精确形式。根据以上教导内容，很多修改形式和变型形式均为可能的。选择并描述示例性实施例是为了最佳地阐释涉及的原理及其实际应用，从而使本领域的其它技术人员能够最佳地利用具有适合于所构想的特定用途的各种修改的各种示例性实施例。
还将理解的是，虽然术语“第一”、“第二”等可能在本文中被用来描述各种元素，但是这些元素不应当被这些术语限定。这些术语只是用于将一个元件与另一个元件区分开。例如，第一接触部可以被命名为第二接触部，并且类似地，第二接触部可以被命名为第一接触部，而不脱离本示例性实施例的范围。第一接触部和第二接触部都是接触部，但是它们不是同一接触部。
在本文中的示例性实施例的描述中所使用的术语只是为了描述特定示例性实施例的目的，而并非旨在进行限制。如示例性实施例和所附示例的描述中所使用的那样，单数形式的“一”和“所述”旨在也包括复数形式，除非上下文清楚地另外做出指示。还应当理解，本文中所使用的术语“和/或”是指并且涵盖相关联地列出的项目中的一个或多个项目的任何和全部可能的组合。还将理解的是，术语“包括”当在本说明书中使用时指定存在所陈述的特征、整数、步骤、操作、元件、和/或部件，但是并不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、部件、和/或其分组。
取决于上下文，如本文所用，术语“如果”可以被解释为表示“当……时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，取决于上下文，短语“如果确定”或“如果检测到[所陈述的条件或事件]”可以被解释为表示“一旦确定”或“响应于确定”或“一旦检测到[所陈述的条件或事件]”或“响应于检测到[所陈述的条件或事件]”。

Claims (20)

1.一种集成电路封装，包括：
第一集成电路管芯；
第二集成电路管芯；
衬底，其中，所述第一集成电路管芯和所述第二集成电路管芯都连接到所述衬底；以及
嵌入在所述衬底内的互连桥，其中，所述互连桥包括至少一个金属迹线部件，其中，所述金属迹线部件包括所述金属迹线部件的底部部分上的圆化的拐角。
2.根据权利要求1所述的集成电路封装，其中，所述第一集成电路管芯通过表面安装技术连接到所述衬底。
3.根据权利要求1所述的集成电路封装，其中，所述第一集成电路管芯通过球栅阵列连接到所述衬底。
4.根据权利要求1所述的集成电路封装，其中，所述互连桥允许在所述第一集成电路管芯和所述第二集成电路管芯之间通信。
5.根据权利要求1所述的集成电路封装，其中，所述互连桥小于100μm厚。
6.根据权利要求1所述的集成电路封装，其中，所述互连桥小于50μm厚。
7.一种互连桥，包括：
一个或多个通信过孔，所述通信过孔能够将所述互连桥连接到外部电装置；
连接到电源的一个或多个电力输送部件；
金属迹线通信部件，其中，所述金属迹线通信部件的底部具有弯曲拐角，并且其中，所述互连桥嵌入在有机衬底中。
8.根据权利要求7所述的互连桥，其中，所述互连桥将第一集成电路管芯通信地连接到第二集成电路管芯。
9.根据权利要求7的任一项所述的互连桥，其中，所述第一集成电路管芯通过表面安装技术连接到所述有机衬底。
10.根据权利要求9所述的互连桥，其中，所述第一集成电路管芯通过球栅阵列连接到所述有机衬底。
11.根据权利要求7所述的互连桥，其中，所述互连桥小于50μm厚。
12.一种方法，包括：
建立互连桥的第一硅层；
将抗蚀剂掩模施加到所述第一硅层；
通过等离子体蚀刻去除未被所述抗蚀剂掩模覆盖的所述硅层中的至少一些，以在所述第一硅层中建立凹槽，其中，控制与所述等离子体蚀刻相关联的压力水平和气体组分以获得具有圆化的底部的凹槽；
利用导电金属填充所述凹槽；以及
在衬底中嵌入所述互连桥。
13.根据权利要求12所述的方法，其中，控制所述压力水平包括将所述压力提高40％。
14.根据权利要求12所述的方法，其中，在所述等离子体蚀刻工艺期间控制所述气体组分包括将长链碳氟化合物减少80％。
15.根据权利要求12所述的方法，其中，在所述等离子体蚀刻工艺期间控制所述气体组分包括将短链碳氟化合物添加到所述气体组分中。
16.根据权利要求12所述的方法，其中，在所述等离子体蚀刻工艺期间控制所述气体组分包括将所述气体组分的氧分量减少20％。
17.根据权利要求12所述的方法，其中，在所述等离子体蚀刻工艺期间控制所述气体组分包括将惰性载气减少50％。
18.根据权利要求12所述的方法，其中，所述互连桥小于100μm厚。
19.根据权利要求18所述的方法，其中，所述互连桥小于50μm厚。
20.根据权利要求12所述的方法，其中，所述互连桥将第一集成电路管芯通信地连接到第二集成电路管芯。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797014B2 (en) 2016-08-16 2020-10-06 Intel Corporation Rounded metal trace corner for stress reduction

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0536681A (ja) * 1991-07-29 1993-02-12 Nec Corp 半導体装置
CN1074557A (zh) * 1991-11-07 1993-07-21 三星电子株式会社 半导体装置
JPH10214915A (ja) * 1997-01-29 1998-08-11 Denki Kagaku Kogyo Kk パワーモジュール用回路基板
US5939335A (en) * 1998-01-06 1999-08-17 International Business Machines Corporation Method for reducing stress in the metallization of an integrated circuit
US20020005583A1 (en) * 2000-06-07 2002-01-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and fabrication process therefor
JP2004063630A (ja) * 2002-07-26 2004-02-26 Seiko Epson Corp 基板装置及び電気光学装置並びにこれらの製造方法
US20040253831A1 (en) * 2003-06-10 2004-12-16 Mosel Vitelic, Inc. Method of forming rounded corner in trench
US20050090097A1 (en) * 2003-10-23 2005-04-28 Chartered Semiconductor Manufacturing Ltd. Via electromigration improvement by changing the via bottom geometric profile
CN1835229A (zh) * 2005-03-16 2006-09-20 索尼株式会社 半导体器件和制造半导体器件的方法
US20060267136A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Integrated circuit (ic) with on-chip programmable fuses
US20070184654A1 (en) * 2006-02-03 2007-08-09 Salman Akram Methods for fabricating and filling conductive vias and conductive vias so formed
CN101958308A (zh) * 2009-07-14 2011-01-26 瑞萨电子株式会社 半导体器件
JP2014170976A (ja) * 2014-06-27 2014-09-18 Fujitsu Ltd 半導体装置およびその製造方法
CN104377120A (zh) * 2013-08-15 2015-02-25 英特尔公司 利用投影图案化的具有嵌入式管芯的基板的制造及相关联的封装配置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8008764B2 (en) 2008-04-28 2011-08-30 International Business Machines Corporation Bridges for interconnecting interposers in multi-chip integrated circuits
US9113573B2 (en) 2012-11-21 2015-08-18 Intel Corporation Molded insulator in package assembly
US9190380B2 (en) 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US9147663B2 (en) 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
US10797014B2 (en) * 2016-08-16 2020-10-06 Intel Corporation Rounded metal trace corner for stress reduction

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0536681A (ja) * 1991-07-29 1993-02-12 Nec Corp 半導体装置
CN1074557A (zh) * 1991-11-07 1993-07-21 三星电子株式会社 半导体装置
JPH10214915A (ja) * 1997-01-29 1998-08-11 Denki Kagaku Kogyo Kk パワーモジュール用回路基板
US5939335A (en) * 1998-01-06 1999-08-17 International Business Machines Corporation Method for reducing stress in the metallization of an integrated circuit
US20020005583A1 (en) * 2000-06-07 2002-01-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and fabrication process therefor
JP2004063630A (ja) * 2002-07-26 2004-02-26 Seiko Epson Corp 基板装置及び電気光学装置並びにこれらの製造方法
US20040253831A1 (en) * 2003-06-10 2004-12-16 Mosel Vitelic, Inc. Method of forming rounded corner in trench
US20060160354A1 (en) * 2003-10-23 2006-07-20 Chartered Semiconductor Manufacturing Ltd. Via electromigration improvement by changing the via bottom geometric profile
US20050090097A1 (en) * 2003-10-23 2005-04-28 Chartered Semiconductor Manufacturing Ltd. Via electromigration improvement by changing the via bottom geometric profile
CN1835229A (zh) * 2005-03-16 2006-09-20 索尼株式会社 半导体器件和制造半导体器件的方法
US7402901B2 (en) * 2005-03-16 2008-07-22 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
US20060267136A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Integrated circuit (ic) with on-chip programmable fuses
US20070184654A1 (en) * 2006-02-03 2007-08-09 Salman Akram Methods for fabricating and filling conductive vias and conductive vias so formed
CN101958308A (zh) * 2009-07-14 2011-01-26 瑞萨电子株式会社 半导体器件
CN104377120A (zh) * 2013-08-15 2015-02-25 英特尔公司 利用投影图案化的具有嵌入式管芯的基板的制造及相关联的封装配置
JP2014170976A (ja) * 2014-06-27 2014-09-18 Fujitsu Ltd 半導体装置およびその製造方法

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Publication number Publication date
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