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CN109698170B - 一种半导体封装结构及其制造方法 - Google Patents

一种半导体封装结构及其制造方法 Download PDF

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Abstract

本发明涉及一种半导体封装结构及其制造方法，封装结构包括具有重布线结构的底封装体，芯片设置在重布线结构的第一安装面；电磁干扰屏蔽结构的容纳腔室与重布线结构的第一安装面连接；在容纳腔室内侧顶壁和芯片间设置热传导层。制造方法包括在载体表面沉积重布线结构；将电磁干扰屏蔽框与第一安装面连接，芯片放置在电磁干扰屏蔽框中，将端子植设第一安装面；芯片上涂覆热传导层；形成塑封体在重布线结构的第一安装面；在塑封体的上表面溅射金属层；对塑封体钻孔暴露端子。封装结构通过电磁干扰屏蔽结构和热传导层实现芯片的散热，并且屏蔽各元器件间电磁信号干扰。

Description

一种半导体封装结构及其制造方法
技术领域
本发明涉及半导体封装技术领域，特别涉及一种半导体封装结构及其制造方法。
背景技术
随着电子封装产品向高密度、多功能、低功耗、小型化方向的不断发展，采用三维集成技术的系统级封装(System in Package，SiP)取得了突飞猛进的发展。其中，现有的三维集成技术采用的堆叠封装(Package on Package，PoP)由于结构设计不合理，容易出现电磁信号干扰和散热效果差的问题，降低了装置的工作效率和工作性能。例如图1所示，现有的堆叠封装结构包括电性连接的顶封装体300和底封装体301，在顶封装体300上开设有贯通顶封装体300的通孔302，通孔302中灌注有与底封装体301上的下层芯片303接触的热介质材料304，热介质材料304在顶封装体300和底封装体301之间形成传热结构，用于将堆叠封装结构中的热量散出体外。但是由于通孔302体积较小，与堆叠封装结构内部的接触面积有限，因此热介质材料304吸收的热量不能完全从通孔302中散发，导致内部有热量残留，当工作时间较长时，对底封装体301中功耗不断增加的下层芯片303而言，散热问题更为严重。另一方面，现有的堆叠封装结构中为了实现高功能化，会在内部设置多种元器件，但由于没有电磁干扰屏蔽结构，因此各元器件间会出现电磁信号干扰。
在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
发明内容
有鉴于此，本发明实施例希望提供一种半导体封装结构及其制造方法，以至少解决现有技术中存在的问题。
本发明实施例的技术方案是这样实现的：
根据本发明的一个实施例，提供一种封装结构，包括底封装体，所述底封装体主要由重布线结构、电磁干扰屏蔽结构和芯片组成；
所述重布线结构具有第一安装面，所述电磁干扰屏蔽结构设置在所述第一安装面上，所述电磁干扰屏蔽结构的内部具有容纳腔室，所述芯片位于所述容纳腔室中且与所述第一安装面连接；在所述芯片背离所述重布线结构的第一表面与所述容纳腔室的内侧端面之间设置有热传导层，用于将所述芯片的热量传递至所述电磁干扰屏蔽结构。
在一些实施例中，还包括第一塑封体，所述第一塑封体形成于所述重布线结构的所述第一安装面上，以填充所述电磁干扰屏蔽结构的所述容纳腔室以及密封所述芯片和所述电磁干扰屏蔽结构的连接框部，其中，所述电磁干扰屏蔽结构的外侧端面暴露在所述第一塑封体外。
在一些实施例中，所述重布线结构具有与所述第一安装面相对的第二安装面，所述第二安装面上设置有多个第一端子，各所述第一端子通过金属垫与所述重布线结构电性连接；所述芯片具有与所述第一表面相对的第二表面，所述第二表面上设置有多个第一凸块，各所述第一凸块分别通过在所述第一安装面上的第二端子电性连接至各所述第一端子。
在一些实施例中，在所述第一塑封体中开设有暴露出所述重布线结构的安装孔，在所述安装孔中显露出多个中继端子，用以接合顶封装体的多个第三端子，所述中继端子设置于所述第一安装面上，并且所述第一塑封体密封所述中继端子。
在一些实施例中，所述电磁干扰屏蔽结构的外侧端面为平坦面，水平於所述第一塑封体的顶面，所述容纳腔室可通过所述电磁干扰屏蔽结构的隔板隔离出多个腔室，每个所述腔室中均可容纳有至少一个的所述芯片。
在一些实施例中，在所述重布线结构的所述第一安装面上还设置有多个无源器件，所述无源器件位于所述容纳腔室内且被所述第一塑封体密封。
在一些实施例中，所述顶封装体与所述重布线结构的所述第一安装面电性连接。
在一些实施例中，所述顶封装体为多芯片堆栈封装结构，主要由基板、第二塑封体和至少两个存储芯片组成；
所述基板包括相对设置的第三安装面和第四安装面，以及设置在所述基板内且与所述第三安装面和所述第四安装面连接的导通线路；各所述第三端子与所述第四安装面电性连接；
各所述存储芯片堆叠设置在所述基板的所述第三安装面上，各所述存储芯片分别通过所述第三安装面电性连接至所述第三端子；
所述第二塑封体形成于所述基板的所述第三安装面上，以密封各所述存储芯片；其中，所述第三端子与所述重布线结构上的所述中继端子电性连接。
在一些实施例中，所述电磁干扰屏蔽结构的所述连接框部开设有与所述容纳腔室连通的通孔，所述通孔在对应侧边的总面积小于所述连接框部的对应侧边总面积的50％。
在一些实施例中，所述通孔的形状选自于圆形与多边形的其中之一，在所述连接框部的单一侧边上至少开设一个所述通孔。
根据本发明的另一个实施例，提供一种半导体封装结构的制造方法，包括：
制造底封装体，包括：
提供第一载体，在所述第一载体的一侧表面上沉积重布线结构；
在所述重布线结构的第一安装面上进行焊膏印刷；
将芯片放置在所述重布线结构的第一安装面上，在所述芯片的第一表面上涂覆热传导层；
将电磁干扰屏蔽框的连接框部与所述第一安装面连接，使得所述芯片放置在所述连接框部中，并与所述第一安装面连接；
将多个中继端子植设在所述第一安装面上；
第一次模封制程，形成第一塑封体在所述重布线结构的所述第一安装面上，以填充所述连接框部的内部空间，并密封所述芯片以及所述连接框部；
研磨所述第一塑封体，将所述热传导层的上表面暴露于所述第一塑封体中；
在所述第一塑封体与所述热传导层的上表面溅射金属层，所述金属层与所述连接框部组成所述电磁干扰屏蔽结构，且所述热传导层设置在所述芯片背离所述重布线结构的第一表面与所述金属层的内侧端面之间；
去除第一载体，在所述重布线结构的第二安装面上植设多个第一端子；
对所述第一塑封体钻孔，以暴露出所述中继端子。
在一些实施例中，在所述第一塑封体的上表面溅射金属层的具体方式为：
在所述第一塑封体的整个上表面溅射金属层；
在所述金属层的上表面与所述电磁干扰屏蔽框相对应的范围内涂覆光刻胶并进行光刻工艺，对所述光刻胶进行曝光；
通过蚀刻工艺去除未涂覆有所述光刻胶的多余金属层。
在一些实施例中，所述重布线结构的制作包含至少三层的金属-介电层的沉积。
在一些实施例中，在进行所述第一次模封制程前，将无源器件设置在所述重布线结构的所述第一安装面上。
在一些实施例中，在去除所述第一载体后，将所述底封装体倒置并设置在第二载体上；在所述第一端子植设完成后，将倒置的所述底封装体翻正，并将所述第一端子固定在第三载体上，以便后续对所述第一塑封体进行钻孔处理。
在一些实施例中，还包括：制造顶封装体，所述顶封装体为多芯片堆栈封装结构，制造所述多芯片堆栈封装结构包括：
提供具有相对设置的第三安装面和第四安装面的基板，在所述基板内形成与所述第三安装面和所述第四安装面连接的导通线路；
将堆叠设置的各存储芯片设置在所述基板的所述第三安装面；
在所述基板的所述第四安装面植设多个第三端子；
连接焊线，使所述焊线的一端与所述存储芯片连接，所述焊线的另一端与所述基板的所述第三安装面连接，所述导通线路电性连接所述第三端子和所述焊线；
第二次模封制程，形成第二塑封体在所述基板的所述第三安装面上，以密封各所述存储芯片和所述焊线；
将所述顶封装体的各所述第三端子并与所述底封装体的各所述中继端子结合，以组成一半导体封装堆栈组合结构。
本发明由于采用以上技术方案，其具有以下优点：
1、本发明由于在电磁干扰屏蔽结构和芯片之间设置有热传导层，且电磁干扰屏蔽结构的外侧端面暴露在第一塑封体外，因此能够有效的将芯片中产生的热量通过热传导层传递给电磁干扰屏蔽结构，并通过电磁干扰屏蔽结构将热量散出，使本发明装置能够在长期工作状态下保持元器件不受损坏。
2、本发明的电磁干扰屏蔽结构与重布线结构连接后能够构成一封闭结构，芯片位于电磁干扰屏蔽结构的容纳腔室内，当有多个芯片时，可通过隔板将容纳腔室隔离为多个腔室放置不同的芯片，因此电磁干扰屏蔽结构能够起到屏蔽各元器件间的电磁信号干扰，是本发明装置的工作稳定性更好。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为现有技术中堆叠封装结构的示意图。
图2为本发明实施例中的封装结构的整体示意图。
图3为本发明实施例中的底封装体的俯视结构图。
图4为本发明实施例中的电磁干扰屏蔽结构的侧壁的结构图。
图5为本发明实施例中的电磁干扰屏蔽结构的侧壁和通孔的结构图。
图6为本发明实施例中的电磁干扰屏蔽结构的侧壁和通孔的结构图。
图7为本发明实施例中的电磁干扰屏蔽结构的侧壁和通孔的结构图。
图8为本发明实施例中的电磁干扰屏蔽结构的侧壁和通孔的结构图。
图9为本发明实施例中的电磁干扰屏蔽结构的侧壁和通孔的结构图。
图10为本发明实施例中的电磁干扰屏蔽结构的侧壁和通孔的结构图。
图11为本发明实施例中的重布线结构的沉积过程。
图12为本发明实施例中的电磁干扰屏蔽结构和芯片的示意图。
图13为本发明实施例中的第一次模封制程和溅射金属层的示意图。
图14为本发明实施例中的金属层蚀刻后的示意图。
图15为本发明实施例中的重布线结构上第二端子的安装示意图。
图16为本发明实施例中的在第一塑封体上钻孔的示意图。
图17为本发明实施例中的顶封装体的结构图。
图18为本发明实施例中的顶封装体与底封装体连接示意图。
图19为本发明实施例中的半导体封装结构的制作流程图。
附图标记：
100-底封装体； 200-顶封装体； 1-重布线结构；
11-第一安装面； 12-第二安装面； 13-第一端子；
14-金属垫； 15-焊膏印刷； 2-电磁干扰屏蔽结构；
21-容纳腔室； 22-敞口端； 23-封闭端；
24-连接框部； 25-腔室； 26-通孔；
27-隔板； 3-第一塑封体； 4-芯片；
41-第一表面； 42-第二表面； 43-第一凸块；
44-第二端子； 5-热传导层； 6-第三端子；
7-安装孔； 8-中继端子； 9-无源器件；
10-黏胶； 201-基板； 202-第二塑封体；
203-存储芯片； 204-第三安装面； 205-第四安装面；
206-焊线； 207-金属垫； 400-第一载体；
500-第二载体； 600-第三载体； 300-顶封装体；
301-底封装体； 302-通孔； 303-下层芯片；
304-热介质材料。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
实施例一
具体地，如图2、3所示，本实施例提供了一种POP封装结构，包括：底封装体100和顶封装体200；
底封装体主要由重布线结构、电磁干扰屏蔽结构和至少一个芯片组成；
重布线结构具有第一安装面，电磁干扰屏蔽结构设置在第一安装面上，电磁干扰屏蔽结构内部具有容纳腔室，芯片位于容纳腔室中且与第一安装面连接；在芯片背离重布线结构的第一表面与容纳腔室的内侧端面(第一表面)之间设置有热传导层，用于将芯片的热量传递至电磁干扰屏蔽结构。
具体的，底封装体100主要由重布线结构1、电磁干扰屏蔽结构2、第一塑封体3和至少一个芯片4组成；
重布线结构1具有第一安装面11和第二安装面12，芯片4以覆晶接合方式设置在重布线结构1的第一安装面11上；
电磁干扰屏蔽结构2具有中空的容纳腔室21，容纳腔室21一端为敞口端22，另一端为封闭端23，敞口端22与重布线结构1的第一安装面11连接，芯片4位于容纳腔室21中，封闭端23位于第一安装面11的上方；
第一塑封体3形成于重布线结构1的第一安装面11上，以填充电磁干扰屏蔽结构2的容纳腔室21以及密封芯片4，以及电磁干扰屏蔽结构2的连接框部24的内侧和外侧(连接框部24所指为电磁干扰屏蔽结构2的侧壁框，连结电磁干扰屏蔽结构2顶层并设立在重布线结构1上)。其中，封闭端23的端面暴露出第一塑封体3；在封闭端23和芯片4的第一表面41之间设置有热传导层5，用于将芯片4的热量传递至电磁干扰屏蔽结构2，从而使热量通过电磁干扰屏蔽结构2散发到外部；
顶封装体200为多芯片堆栈封装结构，其通过多个第三端子6与重布线结构1的第一安装面11电性连接。
需要说明的是，第一塑封体3将电磁干扰屏蔽结构2的容纳腔室21内部完全填充，并将第一安装面11以上及电磁干扰屏蔽结构2外周完全填充，保证电磁干扰屏蔽结构2的封闭端23端面暴露在第一塑封体3外部即可，以便于热量散发。
为了便于将POP封装结构与外部用户设备连接，在重布线结构1的第二安装面12上设置有多个第一端子13，各第一端子13通过金属垫14与重布线结构1电性连接；在芯片4的第二表面42上设置有多个第一凸块43，各第一凸块43分别通过第二端子44与第一安装面11电性连接至各第一端子13。
其中，由于芯片4通过第一凸块43与重布线结构1连接后，会在芯片4的第二表面42与重布线结构1的第一安装面11之间形成空隙，第一塑封体3在形成时将空隙完全填充，从而提高芯片4的连接稳固性，并且对连接处起到保护作用。
如图2所示，为了便于顶封装体200与底封装体100的结合，在第一塑封体3上开设有能够暴露出重布线结构1的第一安装面11的安装孔7，在安装孔7中设置有与第一安装面11电性连接的中继端子8，中继端子8与第三端子6电性连接，从而实现顶封装体200与底封装体100的电性沟通。
在本实施例中，电磁干扰屏蔽结构2的封闭端23的端面为水平面，容纳腔室21可通过隔板27将容纳腔室21隔离成多个腔室25，每个腔室25中均可容纳有芯片4(如图3所示)。
需要说明的是，电磁干扰屏蔽结构2可采用任意形状，优选的采用框型结构，用户可根据工作需要在容纳腔室21中设置多个隔板27，用于将容纳腔室21隔离成多个用于容纳不同形状和功能的腔室25，同时隔离后的各芯片4之间在电磁干扰屏蔽结构2的作用下，屏蔽了电磁干扰信号，各芯片4在工作时之间不会相互影响。
在本实施例中，如图4所示，电磁干扰屏蔽结构2的侧壁为平面结构，用于将芯片4能够完全封闭在电磁干扰屏蔽结构2中，起到更好的电子干扰信号屏蔽的作用。
在本实施例中，为了便于第一塑封体3注塑到电磁干扰屏蔽结构2的容纳腔室21中，可在电磁干扰屏蔽结构2的侧边上开设有与容纳腔室21连通的通孔26，每一侧壁上开设的通孔26的总面积小于每一侧壁总面积的50％即可，不仅能够提高第一塑封体3的注塑速度同时还不会对电磁干扰屏蔽结构2的整体强度造成影响。
在本实施例中，如图5-10所示，通孔26可采用圆形或多边形，在每一侧壁上至少开设一个通孔26。具体的，可在侧壁上开设一个面积小于侧壁总面积50％的圆形孔(如图5所示)，可在侧壁上开设两个竖向间隔设置或横向间隔设置的圆孔(如图6所示)，可在侧壁上开设一个面积小于侧壁总面积50％的矩形孔(如图7所示)，可在侧壁上开设两个竖向间隔设置或横向间隔设置的矩形孔(如图8所示)，可在侧壁上开设一个面积小于侧壁总面积50％的正方形孔(如图9所示)，可在侧壁上开设一个面积小于侧壁总面积50％的八边形孔(如图10所示)。需要说明的是，通孔26的形状、数量以及排布方式可根据工作需要任意选择，并不限于上述文字和附图的限定范围。
如图2、3所示，在重布线结构1的第一安装面11上还设置有多个无源器件9，各无源器件9位于容纳腔室21内且被第一塑封体3密封。
在本实施例中，顶封装体200主要由基板201、第二塑封体202和至少两个存储芯片203组成(如图2所示)；
基板201包括相对设置的第三安装面204和第四安装面205，以及设置在基板201内且与第三安装面204和第四安装面205连接的导通线路；各第三端子6通过第二凸块207与第四安装面205电性连接；
各存储芯片203堆叠设置在基板201的第三安装面204上，各存储芯片203分别通过焊线206与第三安装面204电性连接至第三端子6；
第二塑封体202形成于基板201的第三安装面204上，以密封各存储芯片203和焊线206。
需要说明的是，顶封装体200可采用现有技术中的任意芯片封装体。
实施例二
本发明还提供了一种上述POP封装结构的制造方法的实施例，具体包括：制造底封装体100和顶封装体200；其中，
制造底封装体100包括：
如图11、19所示，提供第一载体400，在第一载体400的一侧表面沉积重布线结构1；
在重布线结构1的第一安装面11进行焊膏印刷15；
如图12所示，将两端敞口的连接框部24的其中一敞口端22与第一安装面11连接，将芯片4放置在连接框部24的容纳腔室中，并与重布线结构1的第一安装面11通过覆晶接合方式连接；将中继端子8植设在第一安装面11上；
在芯片4的第一表面上涂覆热传导层5；
如图13所示，第一次模封制程，形成第一塑封体3在重布线结构1的第一安装面11上，以密封连接框部24的容纳腔室21、芯片4以及连接框部24外部；
研磨第一塑封体3，将热传导层5的上表面暴露出第一塑封体3；
如图13所示，在第一塑封体3和热传导层5的上表面溅射金属层25，金属层25与连接框部24组成电磁干扰屏蔽结构2；
如图15所示，去除第一载体400，在重布线结构1的第二安装面12上植设多个第一端子13；
如图16所示，对第一塑封体3钻孔，以暴露出中继端子8；
制造顶封装体200包括：
如图18所示，提供多芯片堆栈封装结构，在其基板201的底部植设多个第三端子6；
将第三端子6与底封装体100的中继端子8结合在一起，组成一完整的POP封装结构。
需要说明的是，中继端子8为多个，沿第一安装面11的外周间隔设置。
如图13、14所示，在第一塑封体3的上表面溅射金属层25的具体方式为：
在第一塑封体3的整个上表面溅射金属层25；
在金属层25的上表面与连接框部24相对应的范围内涂覆光刻胶并进行光刻工艺，对光刻胶进行曝光；
通过蚀刻工艺去除未涂覆有光刻胶的多余金属层25。
如图11所示，重布线结构1分三次沉积。
在上述步骤中，如图12所示，在进行所述第一次模封制程前，将无源器件9设置在重布线结构1的第一安装面11上。
在上述步骤中，在去除第一载体400后，将底封装体100倒置并设置在第二载体500上(如图15所示)；在第一端子13植设完成后，将倒置的底封装体100翻正，并将第一端子13固定在第三载体600上(如图16所示)，以便后续对第一塑封体3进行钻孔处理。
在一些实施例中，如图17所示，制造多芯片堆栈封装结构包括以下步骤：
提供具有相对设置的第三安装面204和第四安装面205的基板201；
将堆叠设置的各存储芯片203通过覆晶接合方式设置在基板201的第三安装面204；
在基板201的第四安装面205植设多个第三端子6；
连接焊线206，使焊线206的一端与存储芯片203连接，焊线206的另一端与基板201的第三安装面204连接；
第二次模封制程，形成第二塑封体202在基板201的第三安装面204上，以密封各存储芯片203和焊线206；
其中，在基板201内形成与第三安装面204和第四安装面205连接的第二导通线路，第二导通线路与第三端子6和焊线206电性连接。
在上述步骤中，在第一载体400沉积重布线结构1之前，先在第一载体400上贴附一层黏胶10,黏胶10的特性是加热就变成没有黏性；在将底封装体100倒置设置在第二载体500上之前，在第二载体500上贴附一层黏胶10。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种半导体封装结构，其特征在于，包括底封装体，所述底封装体主要由重布线结构、电磁干扰屏蔽结构和芯片组成；
所述重布线结构具有第一安装面，所述电磁干扰屏蔽结构设置在所述第一安装面上，所述电磁干扰屏蔽结构的内部具有容纳腔室，所述芯片位于所述容纳腔室中且与所述第一安装面连接；在所述芯片背离所述重布线结构的第一表面与所述容纳腔室的内侧端面之间设置有热传导层，用于将所述芯片的热量传递至所述电磁干扰屏蔽结构；
还包括第一塑封体，所述第一塑封体形成于所述重布线结构的所述第一安装面上，并完全填充所述电磁干扰屏蔽结构的所述容纳腔室以及所述芯片的第二表面与所述重布线结构的第一安装面之间的空隙，以密封所述芯片和所述电磁干扰屏蔽结构的连接框部，其中，所述电磁干扰屏蔽结构的外侧端面暴露在所述第一塑封体外；
所述电磁干扰屏蔽结构的所述连接框部开设有与所述容纳腔室连通的通孔，所述通孔在对应侧边的总面积小于所述连接框部的对应侧边总面积的50％，以提高所述第一塑封体的注塑速度；
所述容纳腔室通过所述电磁干扰屏蔽结构的隔板隔离出多个腔室，每个所述腔室中均容纳有至少一个的所述芯片和至少一个无源器件，以使各腔室中的所述芯片互不干扰且所述各腔室中的所述无源器件互不干扰；所述无源器件设置在所述重布线结构的所述第一安装面上且被所述第一塑封体密封。
2.如权利要求1所述的半导体封装结构，其特征在于，所述重布线结构具有与所述第一安装面相对的第二安装面，所述第二安装面上设置有多个第一端子，各所述第一端子通过金属垫与所述重布线结构电性连接；所述芯片具有与所述第一表面相对的第二表面，所述第二表面上设置有多个第一凸块，各所述第一凸块分别通过在所述第一安装面上的第二端子电性连接至各所述第一端子。
3.如权利要求2所述的半导体封装结构，其特征在于，在所述第一塑封体中开设有暴露出所述重布线结构的安装孔，在所述安装孔中显露出多个中继端子，用以接合顶封装体的多个第三端子，所述中继端子设置于所述第一安装面上，并且所述第一塑封体密封所述中继端子。
4.如权利要求3所述的半导体封装结构，其特征在于，所述顶封装体与所述重布线结构的所述第一安装面电性连接。
5.如权利要求4所述的半导体封装结构，其特征在于，所述顶封装体为多芯片堆栈封装结构，主要由基板、第二塑封体和至少两个存储芯片组成；
所述基板包括相对设置的第三安装面和第四安装面，以及设置在所述基板内且与所述第三安装面和所述第四安装面连接的导通线路；各所述第三端子与所述第四安装面电性连接；
各所述存储芯片堆叠设置在所述基板的所述第三安装面上，各所述存储芯片分别通过所述第三安装面电性连接至所述第三端子；
所述第二塑封体形成于所述基板的所述第三安装面上，以密封各所述存储芯片；其中，所述第三端子与所述重布线结构上的所述中继端子电性连接。
6.如权利要求1至5中任一项所述的半导体封装结构，其特征在于，所述通孔的形状选自于圆形与多边形的其中之一，在所述连接框部的单一侧边上至少开设一个所述通孔。
7.一种半导体封装结构的制造方法，其特征在于，包括：
制造底封装体，包括：
提供第一载体，在所述第一载体的一侧表面上沉积重布线结构；
在所述重布线结构的第一安装面上进行焊膏印刷；
将多个芯片和多个无源器件放置在所述重布线结构的第一安装面上，在多个所述芯片的第一表面上涂覆热传导层；
将电磁干扰屏蔽框的连接框部与所述第一安装面连接，使得多个所述芯片和多个所述无源器件放置在所述连接框部的容纳腔室中，并与所述第一安装面连接；
在所述连接框部的容纳腔室内设置隔板以隔离出多个腔室，使得各腔室中容纳有至少一个所述芯片和至少一个所述无源器件，以使各腔室中的所述芯片互不干扰且所述各腔室中的所述无源器件互不干扰；
将多个中继端子植设在所述第一安装面上；
第一次模封制程，形成第一塑封体在所述重布线结构的所述第一安装面上，以完全填充所述连接框部的内部空间以及所述芯片与所述第一安装面之间的空隙，并密封所述芯片以及所述连接框部；
研磨所述第一塑封体，将所述热传导层的上表面暴露于所述第一塑封体中；
在所述第一塑封体与所述热传导层的上表面溅射金属层，所述金属层与所述连接框部组成所述电磁干扰屏蔽结构，且所述热传导层设置在所述芯片背离所述重布线结构的第一表面与所述金属层的内侧端面之间；
去除第一载体，在所述重布线结构的第二安装面上植设多个第一端子；
对所述第一塑封体钻孔，以暴露出所述中继端子；
其中，所述电磁干扰屏蔽结构的所述连接框部开设有与所述容纳腔室连通的通孔，所述通孔在对应侧边的总面积小于所述连接框部的对应侧边总面积的50％，以提高所述第一塑封体的注塑速度。
8.如权利要求7所述的半导体封装结构的制造方法，其特征在于，在所述第一塑封体的上表面溅射金属层的具体方式为：
在所述第一塑封体的整个上表面溅射金属层；
在所述金属层的上表面与所述电磁干扰屏蔽框相对应的范围内涂覆光刻胶并进行光刻工艺，对所述光刻胶进行曝光；
通过蚀刻工艺去除未涂覆有所述光刻胶的多余金属层。
9.如权利要求7所述的半导体封装结构的制造方法，其特征在于，所述重布线结构的制作包含至少三层的金属-介电层的沉积。
10.如权利要求7所述的半导体封装结构的制造方法，其特征在于，在去除所述第一载体后，将所述底封装体倒置并设置在第二载体上；在所述第一端子植设完成后，将倒置的所述底封装体翻正，并将所述第一端子固定在第三载体上，以便后续对所述第一塑封体进行钻孔处理。
11.如权利要求7至10任一项所述的半导体封装结构的制造方法，其特征在于，还包括：制造顶封装体，所述顶封装体为多芯片堆栈封装结构，制造所述多芯片堆栈封装结构包括：
提供具有相对设置的第三安装面和第四安装面的基板，在所述基板内形成与所述第三安装面和所述第四安装面连接的导通线路；
将堆叠设置的各存储芯片设置在所述基板的所述第三安装面；
在所述基板的所述第四安装面植设多个第三端子；
连接焊线，使所述焊线的一端与所述存储芯片连接，所述焊线的另一端与所述基板的所述第三安装面连接，所述导通线路电性连接所述第三端子和所述焊线；
第二次模封制程，形成第二塑封体在所述基板的所述第三安装面上，以密封各所述存储芯片和所述焊线；
将所述顶封装体的各所述第三端子并与所述底封装体的各所述中继端子结合，以组成一半导体封装堆栈组合结构。
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