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CN109524302B - 半导体组件及其制造方法 - Google Patents

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CN109524302B CN201710853522.XA CN201710853522A CN109524302B CN 109524302 B CN109524302 B CN 109524302B CN 201710853522 A CN201710853522 A CN 201710853522A CN 109524302 B CN109524302 B CN 109524302B
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Abstract

本发明提供一种半导体组件及其制造方法。半导体组件的制造方法包括下列步骤。在衬底上依序形成芯部结构与第一材料层。第一材料层的顶面低于芯部结构的顶面。在芯部结构的暴露出的表面形成第二图案。形成第二图案的方法包括于芯部结构的暴露出的表面以及第一材料层的表面形成第二材料层，且对第二材料层进行非等向性蚀刻以形成第二图案。以第二图案作为遮罩而图案化第一材料层，以形成第一图案。形成第二材料层的步骤以及对第二材料层进行非等向性蚀刻的步骤在同一蚀刻腔体中进行。

Description

半导体组件及其制造方法
技术领域
本发明涉及一种半导体组件及其制造方法。
背景技术
随着半导体组件朝着高积集度的方向发展，半导体组件的关键尺寸(criticaldimension；CD)逐渐缩短。为了克服微影制程中光源解析度的限制，已发展了一种自对准双重图案化(self-aligned double patterning；SADP)的方法，以使半导体组件可具有更小的关键尺寸。
自对准双重图案化的方法包括分别在不同腔体中于芯部结构的表面形成遮罩材料层以及对遮罩材料层进行非等向性蚀刻，以于芯部结构的侧壁形成遮罩图案。一般而言，遮罩图案未能覆盖芯部结构的顶面，且需要使用两个不同的腔体方可形成上述的遮罩图案。
发明内容
本发明提供一种半导体组件的制造方法，可在单一蚀刻腔体中于芯部结构的侧壁及顶部上形成遮罩图案。
本发明提供一种半导体组件，其遮罩图案可覆盖芯部结构的侧壁与顶面。
本发明的半导体组件的制造方法包括下列步骤。于衬底上形成芯部结构。于衬底上形成第一材料层。第一材料层的顶面低于芯部结构的顶面。在芯部结构的暴露出的表面形成第二图案。形成第二图案的方法包括于芯部结构的暴露出的表面以及第一材料层的表面形成第二材料层，且对第二材料层进行非等向性蚀刻以形成第二图案。以第二图案作为遮罩而图案化第一材料层，以形成第一图案。形成第二材料层的步骤以及对第二材料层进行非等向性蚀刻的步骤在同一蚀刻腔体中进行。
在本发明的一实施例中，上述形成第二材料层的步骤所使用的功率范围可为300W至1500W，且操作压力范围可为4mTorr至50mTorr。
在本发明的一实施例中，上述形成第二材料层的方法可包括将沉积气体通入上述的蚀刻腔体中，且对第二材料层进行非等向性蚀刻的方法可包括将蚀刻气体通入上述的蚀刻腔体中。
在本发明的一实施例中，上述形成第二材料层以及对第二材料层进行非等向性蚀刻的方法可包括将沉积气体与蚀刻气体交替地通入蚀刻腔体中。
在本发明的一实施例中，上述形成第二材料层以及对第二材料层进行非等向性蚀刻的方法可包括将沉积气体与蚀刻气体一起通入蚀刻腔体中。
在本发明的一实施例中，上述形成第一材料层的方法可包括于衬底上形成材料层，接着以回蚀的方法移除部分材料层以形成第一材料层。移除部分材料层的步骤可在上述的蚀刻腔体中进行。
在本发明的一实施例中，上述以第二图案作为遮罩而图案化第一材料层的方法可包括非等向性蚀刻，且可在上述的蚀刻腔体中进行。
在本发明的一实施例中，上述第二材料层在芯部结构的顶面上的第一厚度可大于第二材料层在第一材料层的表面上的第二厚度。
在本发明的一实施例中，上述第一厚度对于第二厚度的比值范围可为3至20。
在本发明的一实施例中，上述的第二图案覆盖芯部结构的被第一图案暴露出的侧壁及顶面，且第二图案具有尖形的顶部。
一种半导体组件包括芯部结构、第一图案以及第二图案。芯部结构设置于衬底上。第一图案设置于芯部结构的侧壁上。第一图案的顶面低于芯部结构的顶面。第二图案覆盖芯部结构的被第一图案暴露出的侧壁及顶面。第二图案具有尖形的顶部，且第一图案的材料相异于第二图案的材料。
在本发明的一实施例中，上述第二图案的顶部的侧壁可为斜面或弧面。
在本发明的一实施例中，上述第二图案的侧壁可与第一图案的侧壁共平面。
基于上述，通过在蚀刻腔体中形成第二材料层，可使第二材料层在芯部结构的顶面上的厚度大于其在第一材料层上的厚度。如此一来，第二材料层经图案化所形成的第二图案仍可覆盖芯部结构的顶面。因此，在对第二材料层进行蚀刻的过程中，可避免芯部结构受到等离子体造成的损坏。特别来说，第二图案经形成以具有尖形的顶部。此外，形成第二材料层的步骤以及对第二材料层进行非等向性蚀刻的步骤可在相同的蚀刻腔体中进行。因此，可省去晶圆在不同腔体之间转移的时间，也即可缩短半导体组件的制程。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例的半导体组件的制造方法的流程图。
图2至图8是依照本发明一实施例的半导体组件的制造流程的剖面示意图。
图6A是依照本发明另一实施例示出的第二图案的剖面示意图。
图6B是依照本发明又一实施例示出的第二图案与第一材料层的剖面示意图。
具体实施方式
图1是依照本发明一实施例的半导体组件的制造方法的流程图。图2至图8是依照本发明一实施例的半导体组件的制造流程的剖面示意图。本实施例的半导体组件10(如图8所示)的制造方法包括下列步骤。
请参照图1与图2，进行步骤S100，于衬底100上形成芯部结构102。在一些实施例中，衬底100可包括半导体衬底、绝缘体上覆硅(silicon oninsulator；SOI)衬底。举例而言，半导体衬底的材料可包括经掺杂或未经掺杂的半导体材料，例如是硅、锗、砷化镓、碳化硅、砷化铟或磷化铟等等。此外，衬底100中可经形成以具有主动组件和/或被动组件。主动组件可包括晶体管、二极管等，而被动组件可包括电阻、电容、电感等。在一些实施例中，芯部结构102可为绝缘结构。绝缘结构包括至少一绝缘层。至少一绝缘层的材料可包括氧化硅、氮化硅或其组合。在其他实施例中，芯部结构102可为栅极结构。举例而言，栅极结构可包括闸介电层、功函数层、栅极层以及间隙壁。此外，栅极层可包括浮置栅极与控制栅极，且栅极结构更可包括位于浮置栅极与控制栅极之间的闸间介电层。
请参照图1、图3以及图4，进行步骤S102，在衬底100上形成第一材料层104。第一材料层104经形成以使其顶面低于芯部结构102的顶面。第一材料层104的材料可包括多晶硅、金属或金属化合物。金属可包括铝、铜、钨、钛、钽或其组合。金属化合物可包括金属氮化物，例如是氮化钛、氮化钽或氮化钨。请参照图3，形成第一材料层104的方法包括先在衬底100上形成材料层103。请参照图4，接着以回蚀(etch back)的方法移除部分的材料层103，以形成第一材料层104。
请参照图1、图5以及图6，进行步骤S104，在芯部结构102的暴露出的表面形成第二图案106。步骤S104包括如下所述的子步骤S104a以及子步骤S104b。
请参照图1与图5，进行子步骤S104a，在芯部结构102的暴露出的表面以及第一材料层104的表面形成第二材料层105。第二材料层105的材料可相异于第一材料层104的材料。在一些实施例中，第二材料层105的材料可包括绝缘材料。绝缘材料可包括无机绝缘材料或有机绝缘材料。举例而言，无机绝缘材料可包括氧化硅、氮化硅或其组合。有机绝缘材料可包括有机碳氢化合物、碳氢氧化合物、氮、硫、卤素或其组合。形成第二材料层105的方法包括化学气相沉积法。需注意的是，形成本实施例的第二材料层105的方法是将沉积气体通入一蚀刻腔体中，以进行化学气相沉积制程。举例而言，沉积气体可包括有机碳氢化合物、碳氢氧化合物、氯化物、氟化物、硅化物、氯化硅化合物、氟化硅化合物、氮化硅化合物、氧气、臭氧、氩气、氦气、氮气、一氧化碳、甲烷或其组合。相较于沉积腔体，蚀刻腔体具有较高的功率以及较低的操作压力。举例而言，形成第二材料层105的步骤(子步骤104a)所使用的功率范围可为300W至1500W，且操作压力范围可为4mTorr至50mTorr。如此一来，经形成的第二材料层105在芯部结构102的顶面上的第一厚度T1可大于在第一材料层104的表面上的第二厚度T2。在一些实施例中，第一厚度T1对于所述第二厚度T2的比值范围可为3至20。此外，在一些实施例中，经形成的第二材料层105在芯部结构102上的顶部TP1(如图5中虚线区域所示)的上表面的面积可大于下表面的面积。换言之，第二材料层105的顶部TP1的剖面可近似于梯形，且此梯形的上底的长度大于下底的长度。
请参照图1与图6，进行子步骤S104b，对第二材料层105进行非等向性蚀刻，以形成第二图案106。进行子步骤S104b的方法包括将蚀刻气体通入蚀刻腔体中，以进行非等向性蚀刻制程。特别来说，子步骤S104a与子步骤S104b在相同的蚀刻腔体中进行。因此，可省去晶圆在不同腔体之间转移的时间，也即可缩短制程时间。在子步骤S104b中，蚀刻气体可包括四氟化碳、三氟甲烷、二氟甲烷、氧气、氩气、氮气、氯气、溴化氢、一氧化碳、六氟化硫、三氟化氮、八氟化四碳、八氟化五碳、六氟化四碳或其组合。在一些实施例中，对第二材料层105进行非等向性蚀刻(子步骤S104b)的功率可大于形成第二材料层(子步骤S104a)的功率。此外，对第二材料层105进行非等向性蚀刻(子步骤S104b)的操作压力可小于形成第二材料层(子步骤S104a)的操作压力。举例而言，对第二材料层105进行非等向性蚀刻的功率范围可为300W至2000W，且操作压力范围可为5mTorr至100mTorr。如此一来，在子步骤S104b中，第二材料层105覆盖第一材料层104的表面的一部分被移除，而其余部分经部分移除而形成第二图案106。由于第二材料层105在芯部结构102的顶面上的第一厚度T1可大于其在第一材料层104的表面上的第二厚度T2，故第二材料层105经图案化所形成的第二图案106仍可覆盖芯部结构102的顶面。特别来说，第二图案106覆盖芯部结构102被第一材料层104暴露出的侧壁及顶面。换言之，在对第二材料层105进行蚀刻的过程中，可避免芯部结构102受到等离子体造成的损坏。此外，第二图案106经形成以具有尖形的顶部TP2。在一些实施例中，第二图案106的顶部TP2的侧壁为斜面。
图6A是依照本发明另一实施例示出的第二图案的剖面示意图。请参照图6A，在另一些实施例中，第二图案106a的顶部TP3的侧壁亦可经形成为弧面。另外，图6A与图6中相同的构件以相同的组件符号标示，此处不再赘述。
请再次参照图1、图5以及图6，在一些实施例中，形成第二材料层105以及对第二材料层105进行非等向性蚀刻以形成第二图案106的方法包括将沉积气体与蚀刻气体交替地通入同一蚀刻腔体中。换言之，可在相同的蚀刻腔体中交替地进行子步骤S104a与子步骤S104b。在此些实施例中，由子步骤S104a开始，且结束于子步骤S104b。另外，所属领域中技术人员可依制程需求调整子步骤S104a与子步骤S104b的重复次数，本发明并不以此为限。在其他实施例中，形成第二材料层105以及对第二材料层105进行非等向性蚀刻以形成第二图案106的方法包括将沉积气体与蚀刻气体一起通入同一蚀刻腔体中。换言之，在此些实施例中，可在相同的蚀刻腔体中一并进行子步骤S104a与子步骤S104b。
图6B是依照本发明又一实施例示出的第二图案与第一材料层的剖面示意图。请参照图6B，在又一些实施例中，形成第二图案106b的过程可伴随着移除部分的第一材料层104b，以使其具有实质上为V形的表面。如此一来，第二图案106b与第一材料层104b的介面可经形成为斜面。特别来说，第二图案106b与第一材料层104b的介面的延伸方向与衬底100的表面的延伸方向之间的夹角θ可在20°至35°的范围中。另外，图6B与图6中相同的构件以相同的组件符号标示，此处不再赘述。
请参照图1与图7，进行步骤S106，以第二图案106作为遮罩而图案化第一材料层104，以形成第一图案108。图案化第一材料层104的方法可包括非等向性蚀刻。此外，第一图案108的侧壁可经形成以与第二图案106的侧壁共平面。在一些实施例中，步骤S102所使用的蚀刻腔体、步骤S104所使用的蚀刻腔体以及步骤S106所使用的蚀刻腔体可为相同的蚀刻腔体。如此一来，仅需依照不同的蚀刻对象选用不同的蚀刻气体，即可分别对材料层103、第二材料层105以及第一材料层104进行蚀刻。在其他实施例中，步骤S102所使用的蚀刻腔体、步骤S104所使用的蚀刻腔体以及步骤S106所使用的蚀刻腔体中的至少一者可与其余不同。
请参照图1与图8，选择性地进行步骤S108，在衬底100上形成第三材料层110。第三材料层110经形成以覆盖衬底100、第二图案106以及第一图案108。第三材料层110的材料、第一图案108的材料以及第二图案106的材料可彼此相异。第三材料层110的材料可包括氧化硅、氮化硅或其组合。至此，已完成本实施例的半导体组件10的制作。
接下来，将以图8说明本实施例的半导体组件10的结构。
请参照图8，半导体组件10包括芯部结构102、第一图案108以及第二图案106。芯部结构102设置于衬底100上。第一图案108设置于芯部结构102的侧壁上。第一图案108的顶面低于芯部结构102的顶面。第二图案106覆盖芯部结构102的被第一图案108暴露出的侧壁及顶面。第二图案106具有尖形的顶部TP2。第一图案108的材料相异于第二图案106的材料。此外，第二图案106的侧壁可与第一图案108的侧壁共平面。半导体组件10更可包括第三材料层110。第三材料层110覆盖衬底100、第二图案106以及第一图案108。
在一些实施例中，第二图案108的顶部TP2的侧壁为斜面。在其他实施例中(请参照图6A)，第二图案108a的顶部TP3的侧壁亦可为弧面。此外，在一些实施例中(请参照图6B)，第二图案106b与第一材料层104b的介面可为斜面。此斜面的延伸方向与衬底100的表面之间的夹角θ可在20°至35°的范围中。
综上所述，通过在蚀刻腔体中形成第二材料层，可使第二材料层在芯部结构的顶面上的厚度大于其在第一材料层上的厚度。如此一来，第二材料层经图案化所形成的第二图案仍可覆盖芯部结构的顶面。因此，在对第二材料层进行蚀刻的过程中，可避免芯部结构受到等离子体造成的损坏。特别来说，第二图案经形成以具有尖形的顶部。此外，形成第二材料层的步骤以及对第二材料层进行非等向性蚀刻的步骤可在相同的蚀刻腔体中进行。因此，可省去晶圆在不同腔体之间转移的时间，也即可缩短半导体组件的制程。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种半导体组件的制造方法，其特征在于，包括：
在衬底上形成芯部结构；
在所述衬底上形成第一材料层，其中所述第一材料层的顶面低于所述芯部结构的顶面；
在所述芯部结构的暴露出的表面形成第二图案，其中形成所述第二图案的方法包括于所述芯部结构的暴露出的表面以及所述第一材料层的表面形成第二材料层，且对所述第二材料层进行非等向性蚀刻以形成所述第二图案，所述第二材料层在所述芯部结构的所述顶面上的第一厚度大于所述第二材料层在所述第一材料层的所述表面上的第二厚度；以及
以所述第二图案作为遮罩而图案化所述第一材料层，以形成第一图案；
其中形成所述第二材料层的步骤以及对所述第二材料层进行非等向性蚀刻的步骤在同一蚀刻腔体中进行。
2.根据权利要求1所述的半导体组件的制造方法，其特征在于，形成所述第二材料层的步骤所使用的功率范围为300W至1500W，且操作压力范围为4mTorr至50mTorr。
3.根据权利要求1所述的半导体组件的制造方法，其特征在于，形成所述第二材料层的方法包括将沉积气体通入所述蚀刻腔体中，且对所述第二材料层进行非等向性蚀刻的方法包括将蚀刻气体通入所述蚀刻腔体中，其中所述沉积气体与所述蚀刻气体可交替地或一起地通入所述蚀刻腔体中。
4.根据权利要求1所述的半导体组件的制造方法，其特征在于，形成所述第一材料层的方法包括于所述衬底上形成材料层，接着以回蚀的方法移除部分材料层以形成所述第一材料层，其中移除部分材料层的步骤在所述蚀刻腔体中进行。
5.根据权利要求1所述的半导体组件的制造方法，其特征在于，以所述第二图案作为遮罩而图案化所述第一材料层的方法包括非等向性蚀刻，且在所述蚀刻腔体中进行。
6.根据权利要求1所述的半导体组件的制造方法，其特征在于，所述第一厚度对于所述第二厚度的比值范围为3至20。
7.根据权利要求1所述的半导体组件的制造方法，其特征在于，所述第二图案覆盖所述芯部结构的被所述第一图案暴露出的侧壁及顶面，且所述第二图案具有尖形的顶部。
8.一种半导体组件，其特征在于，包括：
芯部结构，设置于衬底上；
第一图案，设置于所述芯部结构的侧壁上，其中所述第一图案的顶面低于所述芯部结构的顶面；
第二图案，覆盖所述芯部结构的被所述第一图案暴露出的侧壁及顶面；
其中所述第二图案具有尖形的顶部，且所述第一图案的材料相异于所述第二图案的材料；以及
第三材料层，覆盖所述衬底、所述第二图案以及所述第一图案。
9.根据权利要求8所述的半导体组件，其特征在于，所述第二图案的顶部的侧壁为斜面或弧面。
10.根据权利要求8所述的半导体组件，其特征在于，所述第二图案的侧壁与所述第一图案的侧壁共平面。
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