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CN109417050B - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

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CN109417050B CN201680087142.3A CN201680087142A CN109417050B CN 109417050 B CN109417050 B CN 109417050B CN 201680087142 A CN201680087142 A CN 201680087142A CN 109417050 B CN109417050 B CN 109417050B
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

本发明的目的在于提供能够抑制氧化膜的一部分变薄的技术。在第1区域的氮化膜之上形成第3氧化膜，并且在第2区域的主面之上形成第4氧化膜。使用掩模将第3氧化膜、氮化膜、以及第1氧化膜从第1区域去除。在将第3氧化膜、氮化膜、以及第1氧化膜去除之后，在第1区域的主面之上形成第5氧化膜。使用掩模将第5氧化膜从第1区域去除。在将第5氧化膜去除之后，在第1区域的主面之上形成第6氧化膜。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法。
背景技术
就半导体装置而言，栅极电压的耐受性即栅极耐压不同的MOSFET(Metal OxideSemiconductor Field Effect Transistor)等半导体元件有时集成在一个电路芯片之上。作为用于制作这样的半导体装置的晶片工艺工序，有时使用将膜厚不同的栅极氧化膜形成于一个硅基板之上的一系列的工序。
当前，在将膜厚不同的栅极氧化膜形成于一个硅基板之上的情况下，存在与该栅极氧化膜相邻的LOCOS(LOCal Oxidation of Silicon)的膜厚变薄、对晶体管的特性造成影响的问题。对于这样的问题，提出了像例如专利文献1～4的技术那样将氮化膜作为保护膜而形成的方法。
专利文献1：日本特开平3－116968号公报
专利文献2：日本特开2009－158765号公报
专利文献3：日本特开2004－296754号公报
专利文献4：日本特开2006－310578号公报
发明内容
发明人发现了如下问题，即，作为将膜厚差大的薄膜栅极氧化膜以及厚膜栅极氧化膜形成于一个硅基板的方法，如果使用例如专利文献1～4所公开的制造方法，则薄膜栅极氧化膜的一部分的膜厚也变得比期望的膜厚薄。如上述所示薄膜栅极氧化膜的膜厚局部地变薄，会导致栅极漏电的发生、栅极耐压的下降等问题。
因此，本发明是鉴于上述的问题而提出的，其目的在于提供能够抑制氧化膜的一部分变薄的技术。
本发明涉及的半导体装置的制造方法是具有第1栅极氧化膜以及比所述第1栅极氧化膜厚的第2栅极氧化膜的半导体装置的制造方法，在该半导体装置的制造方法中，准备硅基板，该硅基板具有规定出第1区域以及第2区域的主面，在所述第1区域的所述主面以及所述第2区域的所述主面之上分别形成有第1氧化膜以及第2氧化膜，使用掩模在所述第1区域的所述第1氧化膜之上形成氮化膜，在形成所述氮化膜之后，将所述第2氧化膜从所述第2区域去除，在将所述第2氧化膜去除之后，在所述第1区域的所述氮化膜之上形成第3氧化膜，并且在所述第2区域的所述主面之上形成第4氧化膜，使用掩模将所述第3氧化膜、所述氮化膜、以及所述第1氧化膜从所述第1区域去除，在将所述第3氧化膜、所述氮化膜、以及所述第1氧化膜去除之后，在所述第1区域的所述主面之上形成第5氧化膜，使用掩模将所述第5氧化膜从所述第1区域去除，在将所述第5氧化膜去除之后，在所述第1区域的所述主面之上形成第6氧化膜，所述第1栅极氧化膜包含所述第6氧化膜，所述第2栅极氧化膜包含所述第4氧化膜。
发明的效果
根据本发明，在将第3氧化膜、氮化膜、以及第1氧化膜去除之后，在第1区域的主面之上形成第5氧化膜，使用掩模将第5氧化膜从第1区域去除，将第5氧化膜去除，在第1区域的主面之上形成第6氧化膜。由此，能够抑制氧化膜的一部分变薄。
本发明的目的、特征、方案以及优点通过以下的详细说明和附图变得更清楚。
附图说明
图1是用于对第1相关制造方法的工序进行说明的剖面图。
图2是用于对第1相关制造方法的工序进行说明的剖面图。
图3是用于对第1相关制造方法的工序进行说明的剖面图。
图4是用于对第1相关制造方法的工序进行说明的剖面图。
图5是用于对第1相关制造方法的工序进行说明的剖面图。
图6是用于对第2相关制造方法的工序进行说明的剖面图。
图7是用于对第2相关制造方法的工序进行说明的剖面图。
图8是用于对第2相关制造方法的工序进行说明的剖面图。
图9是用于对第2相关制造方法的工序进行说明的剖面图。
图10是用于对第2相关制造方法的工序进行说明的剖面图。
图11是用于对第2相关制造方法的工序进行说明的剖面图。
图12是表示栅极漏电的发生率与薄膜栅极氧化膜的膜厚之间的关系的图。
图13是用于对实施方式1涉及的半导体装置的制造方法的工序进行说明的剖面图。
图14是用于对实施方式1涉及的半导体装置的制造方法的工序进行说明的剖面图。
图15是用于对实施方式1涉及的半导体装置的制造方法的工序进行说明的剖面图。
图16是表示牺牲氧化的处理次数与栅极漏电的发生率之间的关系的图。
图17是表示牺牲氧化的膜厚与栅极漏电的发生率之间的关系的图。
图18是用于对变形例涉及的半导体装置的制造方法的工序进行说明的剖面图。
图19是用于对变形例涉及的半导体装置的制造方法的工序进行说明的剖面图。
图20是用于对变形例涉及的半导体装置的制造方法的工序进行说明的剖面图。
图21是用于对实施方式2涉及的半导体装置的制造方法的工序进行说明的剖面图。
图22是用于对实施方式2涉及的半导体装置的制造方法的工序进行说明的剖面图。
图23是用于对实施方式2涉及的半导体装置的制造方法的工序进行说明的剖面图。
图24是用于对实施方式2涉及的半导体装置的制造方法的工序进行说明的剖面图。
图25是用于对实施方式2涉及的半导体装置的制造方法的工序进行说明的剖面图。
图26是用于对实施方式3涉及的半导体装置的制造方法的工序进行说明的剖面图。
图27是用于对实施方式3涉及的半导体装置的制造方法的工序进行说明的剖面图。
图28是用于对实施方式3涉及的半导体装置的制造方法的工序进行说明的剖面图。
具体实施方式
＜实施方式1＞
本发明的实施方式1涉及的半导体装置的制造方法是具有薄膜栅极氧化膜以及比薄膜栅极氧化膜厚的厚膜栅极氧化膜的半导体装置的制造方法。首先，在对本实施方式1涉及的半导体装置的制造方法进行说明之前，对与此相关的第1以及第2制造方法即第1以及第2相关制造方法进行说明。
图1～图5是用于对第1相关制造方法的工序进行说明的、表示半导体装置的结构的剖面图。
首先，准备如图1所示这样的硅基板101。在硅基板101的主面选择性地形成有元件分离用LOCOS 102。硅基板101的主面之中的未形成LOCOS 102的区域是通过LOCOS 102分离开的元件形成用区域，称为有源区域(Active Area)。在元件形成用区域形成例如包含MOSFET等半导体晶体管的半导体元件。此外，在以下的说明中，将硅基板101的上述主面简称为“基板主面”。
低压有源区域103是向栅极电极施加较低电压的有源区域，如图5所示形成薄膜栅极氧化膜120。高压有源区域104是向栅极电极施加较高电压的有源区域，形成比薄膜栅极氧化膜120的膜厚更厚的厚膜栅极氧化膜121。此外，在以下的说明中，虽然对各氧化膜作为通过热氧化等氧化而形成的氧化膜进行说明，但不限于此。
返回图1，在低压有源区域103的基板主面以及高压有源区域104的基板主面之上，分别形成有衬垫氧化膜105以及衬垫氧化膜106。衬垫氧化膜105、106是在图1的工序之前的工序中用于减轻衬垫氧化膜105、106之下的基底由于离子注入而受到的损伤的氧化膜。
在准备了如图1这样的硅基板101之后，如图2所示，将衬垫氧化膜105、106通过湿蚀刻而从低压有源区域103以及高压有源区域104去除。
然后如图3所示，在低压有源区域103的基板主面之上形成较厚的氧化膜107，并且在高压有源区域104的基板主面之上形成较厚的氧化膜108。此时，也可以在LOCOS 102之上也形成未图示的氧化膜。这在以下所说明的氧化膜的形成工序中也是相同的。
然后，如图4所示，在向硅基板101之上涂敷抗蚀层109之后，通过进行曝光以及显影处理，从而形成将包含低压有源区域103的区域露出的开口。然后，将形成的抗蚀层109作为掩模使用，将氧化膜107通过湿蚀刻而从低压有源区域103去除。
然后，如图5所示，将抗蚀层109去除，在低压有源区域103的基板主面之上形成较薄的氧化膜110，并且在高压有源区域104的基板主面之上形成较薄的氧化膜111。由此，在低压有源区域103形成包含氧化膜110的薄膜栅极氧化膜120，在高压有源区域104形成包含氧化膜108以及氧化膜111的厚膜栅极氧化膜121。此外，在图3的工序中，以考虑到了向氧化膜108加上氧化膜111这种情况的厚度形成氧化膜108，以使得厚膜栅极氧化膜121的厚度成为期望的厚度。在这种情况下，氧化膜108形成为比期望的厚度薄。
根据以上这样的第1相关制造方法，能够简便地通过较少的工序数而形成半导体装置。在以下的说明中，有时也将第1相关制造方法称为“抗蚀层掩模流程”。
此外，在该抗蚀层掩模流程中，抗蚀层109的开口区域也设定得比低压有源区域103大，以使得在图4的工序中将图3的氧化膜107全部去除。即，抗蚀层109的开口区域设定为遍及到LOCOS 102的边缘，以将氧化膜107可靠地去除。
另外，在图4的该工序中，考虑到制造波动，通常设定比预测为会将氧化膜107去除的蚀刻量多的蚀刻量。附加的蚀刻处理称为过蚀刻，以下等式成立，即，过蚀刻量＝设定的蚀刻量－预测为会将氧化膜107去除的蚀刻量。
通过以上这样的开口区域以及过蚀刻，在抗蚀层掩模流程中可靠地去除氧化膜107。但是，通过以上这样的开口区域以及过蚀刻，与低压有源区域103相邻的LOCOS 102的边缘局部地被蚀刻，如图4的虚线所示，产生膜损耗、或后退。LOCOS 102的膜损耗以及后退成为元件特性的变动、波动的增大、乃至分离耐压的下降这样的问题的原因。
特别地，在薄膜栅极氧化膜120与厚膜栅极氧化膜121之间的膜厚差大的情况下，LOCOS 102的膜损耗成为重大问题。在湿蚀刻的情况下，通常，过蚀刻量由被蚀刻的膜的厚度和蚀刻速度决定，因此氧化膜107的膜厚越厚，过蚀刻的绝对量、即LOCOS 102的膜损耗的绝对量越增加。另外，氧化膜111的膜厚越薄，按照晶体管的缩放规则，在低压有源区域103形成更细微的晶体管。这表示由LOCOS 102的膜损耗所导致的元件区域的尺寸变动量以及波动等对晶体管特性造成的影响变得更大。
与此相对，在之后说明的第2相关制造方法中，能够抑制通过以上这样的第1相关制造方法、即抗蚀层掩模流程而产生的LOCOS 102的膜损耗。
图6～图11是用于对第2相关制造方法的工序进行说明的、表示半导体装置的结构的剖面图。以下，对第2相关制造方法所说明的结构要素之中的、与第1相关制造方法相同或者类似的结构要素标注相同的参照标号，主要对不同的结构要素进行说明。
如图6所示，与图1相同，准备硅基板101，该硅基板在低压有源区域103的基板主面以及高压有源区域104的基板主面之上分别形成有衬垫氧化膜105以及衬垫氧化膜106。此外，本发明涉及的第1区域能够称为图6的低压有源区域103，本发明涉及的第2区域能够称为图6的高压有源区域104。另外，本发明涉及的第1氧化膜能够称为图6的衬垫氧化膜105，本发明涉及的第2氧化膜能够称为图6的衬垫氧化膜106。
在准备了如图6这样的硅基板101之后，使用光刻工序等而形成抗蚀层等掩模(未图示)。然后，如图7所示，在低压有源区域103的衬垫氧化膜105之上形成被用作保护膜的氮化膜罩131。此外，本发明涉及的氮化膜能够称为图7的氮化膜罩131。
然后，如图8所示，将衬垫氧化膜106通过湿蚀刻而从高压有源区域104去除。
然后，如图9所示，在低压有源区域103的氮化膜罩131之上形成氧化膜132，并且在高压有源区域104的基板主面之上形成氧化膜133。此外，本发明涉及的第3氧化膜能够称为图9的氧化膜132，本发明涉及的第4氧化膜能够称为图9的氧化膜133。
这里，通常氧化膜难以在氮化膜之上形成。因此，氧化膜132以及氧化膜133在大致相同的条件下并行地形成，但高压有源区域104的基板主面之上的氧化膜133形成得较厚，与此相对，低压有源区域103的氮化膜罩131之上的氧化膜132形成得较薄。
然后，如图10所示，在向硅基板101之上涂敷抗蚀层134之后，通过进行曝光以及显影处理，从而形成将包含低压有源区域103的区域露出的开口。然后，将所形成的抗蚀层134作为掩模使用，在将氧化膜132以及氮化膜罩131通过干蚀刻而从低压有源区域103去除之后，将衬垫氧化膜105通过湿蚀刻而从低压有源区域103去除。
然后，如图11所示，将抗蚀层134去除，通过氧化而在低压有源区域103的基板主面之上形成较薄的氧化膜135，并且在高压有源区域104的氧化膜133之上形成较薄的氧化膜136。由此，在低压有源区域103形成包含氧化膜135的薄膜栅极氧化膜140，在高压有源区域104形成包含氧化膜133以及氧化膜136的厚膜栅极氧化膜141。
根据以上这样的第2相关制造方法，通过图10的湿蚀刻进行的过蚀刻的对象仅是较薄的衬垫氧化膜105。因此，能够减少过蚀刻量，因而能够抑制低压有源区域103附近的LOCOS 102的膜损耗。
但是，发明人发现了如下问题，即，针对薄膜栅极氧化膜140与厚膜栅极氧化膜141之间的膜厚差大的半导体装置，如果使用第2相关制造方法，则如图11所示，薄膜栅极氧化膜140的一部分的膜厚变得比期望的膜厚薄。在以下的说明中，将与薄膜栅极氧化膜140的期望的膜厚相比变薄的一部分称为薄膜部分146。
该薄膜部分146位于薄膜栅极氧化膜140的形成区域之中的、LOCOS 102的边缘附近。由此，推定为在图9的氧化膜133的形成工序时，从氮化膜罩131扩散到硅基板101中的氮(N)被在LOCOS102的边缘附近的由于应力等而产生的缺陷捕获，然后在图11的氧化膜135的形成工序中发生了阻碍氧化的现象(称为白丝带模式(White ribbon mode))。
厚膜栅极氧化膜141的膜厚、即氧化膜133的膜厚越厚，从氮化膜罩131扩散到硅基板101中的氮的量越增加，进一步妨碍用于形成在薄膜栅极氧化膜140中所包含的氧化膜135的氧化。另外，薄膜栅极氧化膜140的膜厚越薄，由薄膜部分146所导致的栅极漏电的发生、栅极耐压的下降等变得越显著。如上述所示栅极氧化膜的膜厚差越大，薄膜部分146变得越易于发现。这样的薄膜部分146导致栅极漏电的发生、栅极耐压的下降等半导体装置的特性的下降。
图12是表示在厚膜栅极氧化膜141的膜厚是恒定的
Figure GDA0001920869730000081
时的栅极漏电的发生率与薄膜栅极氧化膜140的膜厚之间的关系的图。如该图12所示，认为薄膜栅极氧化膜140的膜厚与
Figure GDA0001920869730000082
相比越小、即栅极氧化膜的膜厚差越大，栅极漏电发生的概率变得越高，薄膜部分146的影响变得越大。
作为抑制以上这样的薄膜部分146的产生的方法，想到故意地使LOCOS 102产生膜损耗，在硅倾斜面形成栅极氧化膜。但是，故意地使LOCOS 102产生膜损耗与追加氮化膜罩131的目的相反。
另外，作为另外的方法，想到在薄膜栅极氧化膜140的形成之前追加牺牲氧化。但是，如果单纯地追加牺牲氧化，则虽然能够抑制薄膜部分146的产生，但LOCOS 102的膜损耗增加，因而使追加氮化膜罩131的优点受损。
与此相对，发明人发现了通过适当地设定牺牲氧化膜的厚度，从而能够对这些问题进行抑制，且还能够防止栅极漏电的发生和栅极耐压的下降的技术。接下来，对这样的本实施方式1涉及的制造方法详细地进行说明。
图13～图15是用于对本实施方式1涉及的制造方法的工序进行说明的、表示半导体装置的结构的剖面图。以下，对本实施方式1涉及的制造方法所说明的结构要素之中的、与第1以及第2相关制造方法相同或者类似的结构要素标注相同的参照标号，主要对不同的结构要素进行说明。
首先，进行与第2相关制造方法之中的图6～图10的工序相同的工序。在图10的工序之后，如图13所示，通过氧化，从而在低压有源区域103的基板主面之上形成牺牲氧化膜151，并且在高压有源区域104的氧化膜133之上形成氧化膜152。此外，本发明涉及的第5氧化膜能够称为图13的牺牲氧化膜151，本发明涉及的第7氧化膜能够称为图13的氧化膜152。
然后，如图14所示，在向硅基板101之上涂敷抗蚀层153之后，通过进行曝光以及显影处理，从而形成将包含低压有源区域103的区域露出的开口。然后，将所形成的抗蚀层153作为掩模使用，将牺牲氧化膜151通过湿蚀刻而从低压有源区域103去除。
然后，如图15所示，将抗蚀层153去除，在低压有源区域103的基板主面之上形成较薄的氧化膜154，并且在高压有源区域104的氧化膜152之上形成较薄的氧化膜155。此外，本发明涉及的第6氧化膜能够称为图15的氧化膜154，本发明涉及的第8氧化膜能够称为图15的氧化膜155。
由此，在低压有源区域103形成包含氧化膜154的薄膜栅极氧化膜160。然后，在高压有源区域104形成比薄膜栅极氧化膜160厚的包含氧化膜133、氧化膜152以及氧化膜155的厚膜栅极氧化膜161。这里，本发明涉及的第1栅极氧化膜能够称为图15的薄膜栅极氧化膜160，本发明涉及的第2栅极氧化膜能够称为图15的厚膜栅极氧化膜161。
此外，在图9的工序中，以考虑到了向氧化膜133加上氧化膜152以及氧化膜155这种情况的厚度形成氧化膜133，以使得厚膜栅极氧化膜161的厚度成为期望的厚度。在这种情况下，氧化膜133形成为比期望的厚度薄。
＜实施方式1的总结＞
根据以上这样的本实施方式1涉及的制造方法，通过湿蚀刻进行的过蚀刻的对象仅是较薄的衬垫氧化膜105以及牺牲氧化膜151。因此，与将图3的较厚的氧化膜107去除的抗蚀层掩模流程相比，能够减少过蚀刻量，因而能够抑制低压有源区域103附近的LOCOS102的膜损耗。另外，虽然在图9的较厚的氧化膜133形成时氮(N)从氮化膜罩131扩散到硅基板101中，但在牺牲氧化膜151的形成时该氮被导入到牺牲氧化膜151中。由此，在成为薄膜栅极氧化膜160的氧化膜154的形成时，氧化的妨碍被抑制，因而能够抑制图11的薄膜部分146的产生。
图16表示在使用本实施方式1涉及的制造方法的情况下，形成牺牲氧化膜151的牺牲氧化的处理次数与栅极漏电的发生率之间的关系。可知，通过追加牺牲氧化，从而抑制了图11的薄膜部分146的产生、LOCOS 102的损耗、乃至栅极漏电的发生。此外，这一点在栅极氧化膜厚差大的情况下、例如薄膜栅极氧化膜160的膜厚比
Figure GDA0001920869730000101
小的情况下等特别地有效。
图17表示在使用本实施方式1涉及的制造方法的情况下，牺牲氧化膜151的膜厚与栅极漏电的发生率之间的关系。可知，在牺牲氧化的膜厚大于或等于
Figure GDA0001920869730000102
的情况下，抑制了图11的薄膜部分146的产生、LOCOS 102的损耗、乃至栅极漏电的发生。因此，优选牺牲氧化膜151的膜厚大于或等于
Figure GDA0001920869730000103
如果考虑到制造波动，则优选大于或等于
Figure GDA0001920869730000104
＜变形例＞
在以上的实施方式1涉及的制造方法中，在配置有LOCOS 102的分离构造中追加了牺牲氧化。但不限于此，也可以在例如取代LOCOS 102而配置有STI(Shallow TrenchIsolation)的分离构造中追加牺牲氧化。在这种情况下，能够抑制由STI的边缘的后退所导致的圆化，能够提高分离耐压。
另外，就实施方式1而言，在图13的工序中，形成牺牲氧化膜151，并且形成氧化膜152，在图15的工序中，形成氧化膜154，并且形成氧化膜155。但不限于此，也可以如图18～图20所示，通过使用未图示的掩模等形成牺牲氧化膜151而并不形成氧化膜152，还可以通过使用未图示的掩模等形成氧化膜154而并不形成氧化膜155。在这种情况下，虽然厚膜栅极氧化膜161包含氧化膜133，但不包含氧化膜152以及氧化膜155这两者。在这种情况下，在图9的工序中，形成与期望的厚度相等的厚度的氧化膜133。
＜实施方式2＞
本发明的实施方式2涉及的制造方法，能够从与实施方式1涉及的制造方法不同的角度，抑制薄膜部分146的产生、乃至栅极漏电的发生。
图21～图25是用于对本实施方式2涉及的制造方法的工序进行说明的、表示半导体装置的结构的剖面图。以下，对在本实施方式2涉及的制造方法所说明的结构要素之中的、与以上所说明的制造方法相同或者类似的结构要素标注相同的参照标号，主要对不同的结构要素进行说明。
首先，与图6相同地，准备硅基板101，该硅基板在低压有源区域103的基板主面以及高压有源区域104的基板主面之上分别形成有衬垫氧化膜105以及衬垫氧化膜106。
然后，如图21所示，将衬垫氧化膜105以及衬垫氧化膜106分别通过湿蚀刻而从低压有源区域103以及高压有源区域104去除。
然后，如图22所示，在低压有源区域103的基板主面之上形成较薄的氧化膜201，并且在高压有源区域104的基板主面之上形成较薄的氧化膜202。
然后，使用光刻工序等，形成抗蚀层等掩模(未图示)。然后，如图23所示，在低压有源区域103的氧化膜201之上形成氮化膜罩203。然后，如图23所示，在低压有源区域103的氮化膜罩203之上形成氧化膜204，并且在高压有源区域104的氧化膜202之上形成氧化膜205。这里，氧化膜难以在氮化膜之上形成，因而氧化膜204比氧化膜205薄。
然后，如图24所示，在向硅基板101之上涂敷抗蚀层206之后，通过进行曝光以及显影处理，从而形成将包含低压有源区域103的区域露出的开口。然后，将所形成的抗蚀层206作为掩模使用，将氧化膜204以及氮化膜罩203通过干蚀刻而从低压有源区域103去除，但氧化膜201残留下来。
然后，如图25所示，将抗蚀层206去除。由此，在低压有源区域103形成包含氧化膜201的薄膜栅极氧化膜220，在高压有源区域104形成包含氧化膜202以及氧化膜205的厚膜栅极氧化膜221。
＜实施方式2的总结＞
根据以上这样的本实施方式2涉及的制造方法，通过湿蚀刻进行的过蚀刻的对象仅是较薄的衬垫氧化膜105。因此，与将图3的较厚的氧化膜107去除的抗蚀层掩模流程相比，能够减少过蚀刻量，因而能够抑制低压有源区域103附近的LOCOS 102的膜损耗。另外，虽然在图23的氧化膜205的形成时氮(N)从氮化膜罩203扩散到硅基板101中，但此时成为薄膜栅极氧化膜220的氧化膜201已经形成，因而能够抑制图11的薄膜部分146的产生。
＜实施方式3＞
本发明的实施方式3涉及的制造方法，能够从与实施方式1涉及的制造方法不同的角度，抑制薄膜部分146的产生、乃至栅极漏电的发生。
图26～图28是用于对本实施方式3涉及的制造方法的工序进行说明的、表示半导体装置的结构的剖面图。以下，对在本实施方式3涉及的制造方法所说明的结构要素之中的、与以上所说明的制造方法相同或者类似的结构要素标注相同的参照标号，主要对不同的结构要素进行说明。
首先，进行与实施方式2涉及的制造方法之中的图6、图21以及图22的工序相同的工序。在图22的工序之后，使用光刻工序等形成抗蚀层等掩模(未图示)。然后，如图26所示，在低压有源区域103的氧化膜201之上形成多晶硅电极301。
然后，如图27所示，在低压有源区域103的多晶硅电极301之上形成氧化膜302，并且在高压有源区域104的氧化膜202之上形成氧化膜303。
然后，使用光刻工序等形成抗蚀层等掩模(未图示)。然后，如图28所示，在高压有源区域104的氧化膜303之上形成多晶硅电极304。由此，在低压有源区域103形成包含氧化膜201的薄膜栅极氧化膜320，在高压有源区域104形成包含氧化膜202以及氧化膜303的厚膜栅极氧化膜321。
＜实施方式3的总结＞
根据以上这样的本实施方式3涉及的制造方法，通过湿蚀刻进行的过蚀刻的对象仅是较薄的衬垫氧化膜105。因此，与将图3的较厚的氧化膜107去除的抗蚀层掩模流程相比，能够减少过蚀刻量，因而能够抑制低压有源区域103附近的LOCOS 102的膜损耗。另外，由于未形成氮化膜罩，因而氮(N)不扩散到硅基板101中。因此，能够抑制图11的薄膜部分146的产生。
此外，本发明能够在本发明的范围内对各实施方式自由地进行组合，对各实施方式适当地进行变形、省略。
详细地说明了本发明，但上述的说明在全部方面都为例示，本发明不限定于此。可以理解为在不脱离本发明的范围的情况下能够想到未例示出的无数的变形例。
标号的说明
101硅基板，103低压有源区域，104高压有源区域，105、106衬垫氧化膜，131氮化膜罩，132、133、152、154、155氧化膜，134、153抗蚀层，151牺牲氧化膜，160薄膜栅极氧化膜，161厚膜栅极氧化膜。

Claims (6)

1.一种半导体装置的制造方法，该半导体装置具有第1栅极氧化膜以及比所述第1栅极氧化膜厚的第2栅极氧化膜，
在该半导体装置的制造方法中，
准备硅基板，该硅基板具有规定出第1区域以及第2区域的主面，在所述第1区域的所述主面以及所述第2区域的所述主面之上分别形成有第1氧化膜以及第2氧化膜，
使用掩模在所述第1区域的所述第1氧化膜之上形成氮化膜，
在形成所述氮化膜之后，将所述第2氧化膜从所述第2区域去除，
在将所述第2氧化膜去除之后，在所述第1区域的所述氮化膜之上形成第3氧化膜，并且在所述第2区域的所述主面之上形成第4氧化膜，
使用掩模将所述第3氧化膜、所述氮化膜、以及所述第1氧化膜从所述第1区域去除，
在将所述第3氧化膜、所述氮化膜、以及所述第1氧化膜去除之后，在所述第1区域的所述主面之上形成第5氧化膜，
使用掩模将所述第5氧化膜从所述第1区域去除，
在将所述第5氧化膜去除之后，在所述第1区域的所述主面之上形成第6氧化膜，
所述第1栅极氧化膜包含所述第6氧化膜，
所述第2栅极氧化膜包含所述第4氧化膜。
2.根据权利要求1所述的半导体装置的制造方法，其中，
在所述第1区域的所述主面之上形成第5氧化膜，并且在所述第2区域的所述第4氧化膜之上形成第7氧化膜，
所述第2栅极氧化膜还包含所述第7氧化膜。
3.根据权利要求2所述的半导体装置的制造方法，其中，
在所述第1区域的所述主面之上形成第6氧化膜，并且在所述第2区域的所述第7氧化膜之上形成第8氧化膜，
所述第2栅极氧化膜还包含所述第8氧化膜。
4.根据权利要求1至3中任一项所述的半导体装置的制造方法，其中，
所述第1栅极氧化膜的膜厚小于或等于
Figure FDA0003871273870000021
5.根据权利要求1至3中任一项所述的半导体装置的制造方法，其中，
所述第5氧化膜的膜厚大于或等于
Figure FDA0003871273870000022
6.根据权利要求4所述的半导体装置的制造方法，其中，
所述第5氧化膜的膜厚大于或等于
Figure FDA0003871273870000023
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005012104A (ja) * 2003-06-20 2005-01-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2005019712A (ja) * 2003-06-26 2005-01-20 Seiko Epson Corp 半導体装置の製造方法
CN1705086A (zh) * 2004-05-31 2005-12-07 恩益禧电子股份有限公司 用于制造具有多栅氧化膜的半导体器件的方法
CN1767172A (zh) * 2004-09-29 2006-05-03 三洋电机株式会社 半导体装置的制造方法
JP2006310578A (ja) * 2005-04-28 2006-11-09 Seiko Epson Corp 半導体装置および半導体装置の製造方法
CN101038874A (zh) * 2006-03-15 2007-09-19 雅马哈株式会社 形成硅氧化物膜的方法和制造电容器与半导体装置的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03116968A (ja) 1989-09-29 1991-05-17 Sharp Corp 半導体装置の製造方法
JP3116968B2 (ja) 1991-08-28 2000-12-11 ソニー株式会社 ディジタル映像信号処理装置
JPH0964347A (ja) 1995-08-21 1997-03-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004296754A (ja) 2003-03-27 2004-10-21 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2009158765A (ja) 2007-12-27 2009-07-16 Sharp Corp ゲート酸化膜形成方法、半導体装置の製造方法
DE102014108963B4 (de) 2014-06-26 2018-07-19 Infineon Technologies Ag Herstellungsverfahren für eine Halbleitervorrichtung mit Leistungstransistorzellen und lateralen Transistoren
US9412600B2 (en) 2014-08-28 2016-08-09 Globalfoundries Inc. Method of forming a semiconductor structure including a ferroelectric material and semiconductor structure including a ferroelectric transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005012104A (ja) * 2003-06-20 2005-01-13 Fujitsu Ltd 半導体装置及びその製造方法
JP2005019712A (ja) * 2003-06-26 2005-01-20 Seiko Epson Corp 半導体装置の製造方法
CN1705086A (zh) * 2004-05-31 2005-12-07 恩益禧电子股份有限公司 用于制造具有多栅氧化膜的半导体器件的方法
CN1767172A (zh) * 2004-09-29 2006-05-03 三洋电机株式会社 半导体装置的制造方法
JP2006310578A (ja) * 2005-04-28 2006-11-09 Seiko Epson Corp 半導体装置および半導体装置の製造方法
CN101038874A (zh) * 2006-03-15 2007-09-19 雅马哈株式会社 形成硅氧化物膜的方法和制造电容器与半导体装置的方法

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