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CN109411487B - 堆叠式感测器封装结构 - Google Patents

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CN109411487B
CN109411487B CN201711020975.0A CN201711020975A CN109411487B CN 109411487 B CN109411487 B CN 109411487B CN 201711020975 A CN201711020975 A CN 201711020975A CN 109411487 B CN109411487 B CN 109411487B
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杨若薇
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Abstract

本发明公开一种堆叠式感测器封装结构，包含基板、设置于基板上的半导体芯片、设置于基板上并位于半导体芯片外侧的一支架、设置于支架上的一感测芯片、电性连接感测芯片与基板的多条金属线、位置对应于感测芯片的透光层、用来维持感测芯片与透光层相对位置的支撑体、及设置于基板并部分包覆支架、支撑体与透光层的封装体。借此，所述堆叠式感测器封装结构通过在内部设有支架，以强化整体的结构强度、并有效地提升感测芯片的压焊稳定度。

Description

堆叠式感测器封装结构
技术领域
本发明涉及一种感测器封装结构，尤其涉及一种堆叠式感测器封装结构。
背景技术
现有的感测器封装结构在内部设置有多个芯片时，所述多个芯片的设置方式会影响压焊的稳定度，并有可能造成感测器封装结构中的各种缺陷。举例来说，当感测器封装结构中包含有尺寸较大的一感测芯片与尺寸较小的一半导体芯片，并且所述感测芯片是黏于半导体芯片上方时，在感测芯片边缘压焊则需要较大的力量，如此常会造成感测芯片损伤。
于是，本发明人认为上述缺陷可改善，潜心研究并配合科学原理的运用，终于提出一种设计合理且有效改善上述缺陷的发明。
发明内容
本发明实施例在于提供一种堆叠式感测器封装结构，其能有效地改善现有感测器封装结构所可能产生的缺陷。
本发明实施例公开一种堆叠式感测器封装结构，包括：一基板，所述基板包含相对的一上表面与一下表面，并且所述基板在所述上表面形成有多个焊垫；至少一半导体芯片，安装于所述基板；一支架，固定于所述基板的所述上表面并且位于多个所述焊垫的内侧，至少一所述半导体芯片位于所述支架与所述基板所包围的空间内并且未接触所述支架，所述支架包含有位于至少一所述半导体芯片上方的一承载平面；一感测芯片，所述感测芯片的尺寸大于至少一所述半导体芯片的尺寸，所述感测芯片包含有相对的一顶面与一底面，所述感测芯片在所述顶面设有多个连接垫，所述感测芯片的所述底面固定于所述承载平面；多条金属线，多条所述金属线的一端分别连接于多个所述焊垫，并且多条所述金属线的另一端分别连接于多个所述连接垫；一透光层，所述透光层具有相对的一第一表面与一第二表面，所述第二表面包含有面向于所述感测芯片的一中心区及呈环状且围绕在所述中心区外侧的一支撑区；一支撑体，所述支撑体呈环状，所述支撑体设置于所述感测芯片的所述顶面与所述支架的所述承载平面的至少其中之一，所述支撑体的顶缘顶抵于所述透光层的所述支撑区；以及一封装体(package compound)，所述封装体设置于所述基板的所述上表面并包覆于所述支架的外侧缘、所述透光层的至少部分外侧缘、及所述支撑体的外侧缘；其中，每条所述金属线的至少部分埋置于所述封装体内。
优选地，所述支架自所述承载平面的外缘凹设形成有呈环状的一缺口，并且所述缺口位于所述感测芯片的外侧。
优选地，所述支撑体的至少部分设置于所述感测芯片的所述顶面、并包覆多个所述连接垫及每条所述金属线的部分。
优选地，所述感测芯片的一侧边部位未设有任何所述连接垫；所述支撑体包含有：一第一支撑部，所述第一支撑部设置于所述感测芯片的所述顶面、并包覆多个所述连接垫及每条所述金属线的部分；及一第二支撑部，所述第二支撑部设置于所述承载平面并且邻近所述侧边部位，并且所述第二支撑部未接触任一条所述金属线；其中，所述第一支撑部的顶缘与所述第二支撑部的顶缘皆顶抵于所述透光层的所述支撑区。
优选地，所述感测芯片的所述顶面包含有一感测区，并且多个所述连接垫位于所述感测区的外侧；所述支撑体设置于所述顶面并且位于所述感测区与多个所述连接垫之间。
优选地，所述支撑体设置在所述支架的所述承载平面并且位于所述感测芯片的外侧缘，所述支撑体包覆每条所述金属线的部分。
优选地，所述支撑体包含有：一支撑层，所述支撑层设置于所述承载平面、并位于所述感测芯片的外侧缘；及一接合层，所述接合层设置于所述支撑层上，所述接合层的顶缘顶抵于所述透光层的所述支撑区。
优选地，所述支撑层相对于所述承载平面的一高度等于所述感测芯片的所述顶面相对于所述承载平面的一高度，并且每个所述金属线的局部埋置于所述接合层内，而所述支撑层未接触任一个所述金属线。
优选地，所述封装体进一步限定为一模制封胶，并且所述封装体的顶面呈平面状且低于所述透光层的所述第一表面并相隔有50微米至100微米的一防溢流距离。
优选地，所述封装体包含有：一液态封胶，所述液态封胶包覆于所述支架的所述外侧缘、所述透光层的所述外侧缘、及所述支撑体的所述外侧缘；其中，所述液态封胶的顶面呈斜面状，并且所述液态封胶的所述顶面的边缘相连于所述透光层的边缘；一模制封胶，所述模制封胶形成于所述液态封胶的所述顶面，并且所述模制封胶的顶面平行于所述透光层的所述第一表面，并且所述模制封胶的所述顶面低于所述透光层的所述第一表面并相隔有50微米至100微米的一防溢流距离。
优选地，所述堆叠式感测器封装结构进一步包括有至少一内埋式芯片，并且至少一所述内埋式芯片埋置于所述基板内。
优选地，所述支架包含有：一环形座体，所述环形座体固定于所述基板上；及一承载板，连接于所述环形座体上，并且所述承载板的外表面定义为所述承载平面。
优选地，所述承载板设有一贯孔，并且所述感测芯片遮蔽所述贯孔。
优选地，所述支架与所述基板所包围的空间内布满空气。
优选地，所述堆叠式感测器封装结构进一步包含有一密封胶，并且所述支架与所述基板所包围的空间内部分充填所述密封胶，以使至少一所述半导体芯片埋置于所述密封胶内。
优选地，所述基板于所述上表面凹设形成有一容置槽，至少一所述半导体芯片位于所述容置槽内。
优选地，所述堆叠式感测器封装结构进一步包含有一密封胶，所述容置槽充填所述密封胶，以使至少一所述半导体芯片埋置于所述密封胶内。
优选地，所述支架进一步限定为黏固于所述基板的所述上表面的一承载板，并且所述承载板的外表面定义为所述承载平面。
优选地，至少一所述半导体芯片的数量为多个，并且多个所述半导体芯片压焊连接于所述基板。
优选地，所述基板的所述上表面在所述支架与所述容置槽之间留有一压焊区域，并且多个所述半导体芯片的至少其中一个所述半导体芯片压焊连接于所述压焊区域。
优选地，至少一所述半导体芯片是以多个金属球焊接于所述基板，并且至少一所述半导体芯片与所述基板之间选择性地充填有一底部填充剂，而多个所述金属球埋置于所述底部填充剂内。
优选地，所述堆叠式感测器封装结构进一步包含有多个焊球，并且多个所述焊球呈数组状排列在所述基板的所述下表面。
本发明实施例所公开的堆叠式感测器封装结构中，基板上设置有支架，故可提升整体的结构强度，并使感测芯片能够设置在稳定度较高的支架上，借以控制其平整度。再者，由于感测芯片的压焊区受到支架的稳固支撑，所以上述多条金属线在压焊成形的过程中，能够有效地连接感测芯片的压焊区，并避免造成其他组件的损伤。
另，所述堆叠式感测器封装结构的感测芯片与半导体芯片被支架所隔开，以使感测芯片比较不会被半导体芯片产生的热能直接影响，而所述半导体芯片产生的热能还能通过基板的传导而逸散，借以有效地提升堆叠式感测器封装结构的散热效能。
此外，在本发明的其中一个实施例中，支架上设有贯孔，在烘烤支架与基板间的黏胶(未标示)时，支架与基板间的空气会受热膨胀，并能通过贯孔排出，进而保持支架的(承载平面)平整度。
为能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，但是这些说明与附图仅用来说明本发明，而非对本发明的保护范围作任何的限制。
附图说明
图1为本发明堆叠式感测器封装结构实施例一的剖视示意图。
图2为本发明堆叠式感测器封装结构实施例二的剖视示意图。
图3为本发明堆叠式感测器封装结构实施例三的剖视示意图。
图4为本发明堆叠式感测器封装结构实施例四的剖视示意图。
图5A为本发明堆叠式感测器封装结构实施例五的剖视示意图(一)。
图5B为本发明堆叠式感测器封装结构实施例五的剖视示意图(二)。
图6为本发明堆叠式感测器封装结构实施例六的剖视示意图。
图7为本发明堆叠式感测器封装结构实施例七的剖视示意图。
图8为本发明堆叠式感测器封装结构实施例八的剖视示意图。
图9为本发明堆叠式感测器封装结构实施例九的剖视示意图。
图10为本发明堆叠式感测器封装结构实施例十的剖视示意图。
图11为本发明堆叠式感测器封装结构实施例十一的剖视示意图。
图12为本发明堆叠式感测器封装结构实施例十二的剖视示意图。
图13为本发明堆叠式感测器封装结构实施例十三的剖视示意图。
图14A为本发明堆叠式感测器封装结构实施例十四的剖视示意图(一)。
图14B为本发明堆叠式感测器封装结构实施例十四的剖视示意图(二)。
图15为本发明堆叠式感测器封装结构实施例十五的剖视示意图。
图16为本发明堆叠式感测器封装结构实施例十六的剖视示意图。
图17为本发明堆叠式感测器封装结构实施例十七的剖视示意图。
图18为本发明堆叠式感测器封装结构实施例十八的剖视示意图。
图19为本发明堆叠式感测器封装结构实施例十九的剖视示意图。
图20为本发明堆叠式感测器封装结构实施例二十的剖视示意图。
具体实施方式
请参阅图1至图20，为本发明的实施例，需先说明的是，本实施例对应附图所提及的相关数量与外型，仅用来具体地说明本发明的实施方式，以便于了解本发明的内容，而非用来局限本发明的保护范围。需额外说明的是，下述多个实施例所公开的技术特征能够彼此相互参考与转用，以构成本发明所未绘示的其他实施例。
[实施例一]
如图1所示，其为本发明的实施例一，本实施例公开一种堆叠式感测器封装结构100，尤其是指一种影像感测器封装结构100，但本发明不受限于此。所述堆叠式感测器封装结构100于本实施例中包含有一基板1、设置于所述基板1上的一半导体芯片2、设置于所述基板1上并位于上述半导体芯片2外侧的一支架3、设置于所述支架3上的一感测芯片4、电性连接所述感测芯片4与基板1的多条金属线5、位置对应于所述感测芯片4的一透光层6、用来维持所述感测芯片4与透光层6相对位置的一支撑体7、及设置于所述基板1并包覆于所述支架3、支撑体7与透光层6的一封装体8(package compound)。以下将分别介绍本实施例堆叠式感测器封装结构100中的各个构件构造与其连接关系。
所述基板1在本实施例中可以是塑料基板、陶瓷基板、导线架(lead frame)、或是其他板状材料，但本发明对此不加以限制。其中，上述基板1包含相对的一上表面11与一下表面12，并且所述基板1在上表面11形成有间隔排列的多个焊垫111。再者，所述基板1在下表面12也形成有多个焊垫(未标示)，借以用来分别焊接多颗焊球13。也就是说，所述多个焊球13呈数组排列在上述基板1的下表面12，并且本实施例的基板1是以具备球栅数组封装(Ball Grid Array，BGA)的构造作一说明，但本发明不受限于此。
所述半导体芯片2在本实施例中安装于基板1的上表面11，并且上述半导体芯片2以压焊电性连接于基板1，但本发明不受限于此。再者，所述半导体芯片2的类型可依据设计者的需求而加以改变，例如：所述半导体芯片2可以是一处理器芯片或是一内存芯片。
所述支架3在本实施例中的材质为玻璃且为一体成形的单件式构造，也就是说，所述支架3可以是在一承载板的中间挖设一方槽而制造形成，但本发明不以此为限。举例来说，所述支架3的材质也可以是具有高导热的刚性材质(如：陶瓷或金属)。其中，所述支架3固定于所述基板1的上表面并且位于上述多个焊垫111的内侧，并且所述支架3与基板1所包围的(封闭状)空间内布满空气，而所述半导体芯片2位于上述支架3与基板1所包围的空间内并且未接触该支架3。
更详细地说，所述支架3包含有一环形座体31及一体连接于所述环形座体31顶缘的一承载板32，而所述环形座体31的底缘固定于上述基板1的上表面11。其中，所述支架3可以通过一黏合胶层(未标示)将环形座体31固定于基板1上，并且上述黏合胶层可以是一光固化黏着胶(UV curing epoxy)、一热固化黏着胶(thermal curing epoxy)、混合上述光固化黏着胶与热固化黏着胶之一混合型黏着胶、或是一黏着胶膜(attach film)，本发明并不以此为限制。
再者，所述承载板32的外表面(也就是图1中的承载板32顶面)位于上述半导体芯片2的上方并且定义为一承载平面321。也就是说，本实施例是以平整度较佳的承载板32表面来作为承载所述感测芯片4的承载平面321，借以确保感测芯片4的平整度。另，所述支架3具备有较佳的结构刚性，借以能有效地降低所述堆叠式感测器封装结构100的翘曲程度。
此外，所述支架3也可依据设计者的需求而加以改变其构造(如下述实施例所载)。举例来说：支架3也可以形成有贯孔，其具体说明如实施例十九所载。
所述感测芯片4在本实施例中是以一影像感测芯片来作说明，并且所述感测芯片4的尺寸大于上述半导体芯片2的尺寸，但本发明对感测芯片4的类型不加以限制。其中，所述感测芯片4包含有相对的一顶面41与一底面42、及垂直地相连于上述顶面41与底面42的一外侧缘(未标示)。所述顶面41包含有一感测区411、位于上述感测区411外侧的一压焊区412、及位于所述感测区411与压焊区412之间的一承载区413。并且感测芯片4在上述压焊区412设有多个连接垫4121，也就是说，上述多个连接垫4121位于所述感测区411的外侧。
更详细地说，所述感测区411在本实施例中大致呈矩形(如：正方形或长方形)，并且上述感测区411的中心可以是顶面41的中心(如：图1)或是与顶面41中心留有一距离(图中未示出)。所述压焊区412在本实施例中呈方环状，并且上述压焊区412的每个部位的宽度最好大致相同，但压焊区412的具体外型可以依据设计者或制造者的需求而加以调整，在此不加以限制。举例来说，在本发明未绘示的其他实施例中，所述压焊区412也可以是位于感测区411一侧的直线状区域或L形区域、或是位于感测区411相反两侧的两个直线状区域。
再者，所述感测芯片4的底面42固定于所述支架3的承载平面321上，并且感测芯片4底面42的周边部位最好设置于环形座体31的上方。其中，本实施例中的感测芯片4是通过黏晶胶(Die Attach Epoxy，未标示)来将其底面42固定于支架3的承载平面321上，但具体设置方式不受限于此。
所述多条金属线5的一端分别连接于基板1的多个焊垫111，并且多条金属线5的另一端分别连接于感测芯片4的多个连接垫4121。上述每条金属线5可以通过反打(reversebond)或是正打(forward bond)的方式所形成。进一步地说，当每条金属线5采用反打方式时，上述感测芯片4的顶面41与每条金属线5的相邻部位能够形成有小于等于45度的一夹角(未标示)，以使每条金属线5的顶点能够位于较低的高度位置，进而避免触碰到透光层6，但本发明不受限于此。
所述透光层6在本实施例中呈透明状且以平板状的玻璃作一说明，但本发明对透光层6的类型不加以限制。举例来说，所述透光层6也可以是由透光(或透明)塑料材质所形成。其中，所述透光层6具有相对(如：位于相反两面)的一第一表面61与一第二表面62、及垂直地相连于第一表面61与第二表面62的一外侧缘(未标示)。本实施例的第一表面61与第二表面62为尺寸相同的矩形(如：正方形或长方形)，并且所述透光层6的第二表面62面积小于上述感测芯片4的顶面41面积，但不受限于此。
进一步地说，所述透光层6是通过支撑体7而设置于感测芯片4上方，并且透光层6的第二表面62是大致平行且面向于所述感测芯片4的顶面41。进一步地说，所述第二表面62包含有面向于上述感测芯片4的一中心区621、呈环状且围绕在所述中心区621外侧的一支撑区622、及位于所述支撑区622外侧的一固定区623。其中，所述感测芯片4的感测区411正投影于第二表面62而形成有一投影区域(未标示)，并且所述投影区域也就是相当于第二表面62的中心区，但本发明不以此为限。抵接于上述支撑体7的第二表面62部位也就是相当于支撑区622，在上述中心区621与支撑区622以外的第二表面62部位也就是相当于所述固定区623。
另，上述透光层6的第二表面62最好是邻设但未接触于每条金属线5，每条金属线5的顶点相对于基板1上表面11的高度最好是小于所述透光层6第二表面62相对于基板1上表面11的高度，但不受限于此。
所述支撑体7在本实施例中呈环状且其材质可以是玻璃接合树脂(Glass MountEpoxy，GME)，但本发明不受限于此。其中，所述支撑体7的底缘设置于上述感测芯片4的顶面41的承载区413，也就是说，所述支撑体7的底缘位于上述感测区411与多个连接垫4121之间。所述支撑体7的顶缘顶抵于上述透光层6的支撑区622，也就是说，所述支撑体7并未接触透光层6的中心区621与固定区623。借此，所述堆叠式感测器封装结构100能通过上述支撑体7，而使所述透光层6的第二表面62大致平行于感测芯片4的顶面41，并使透光层6的第二表面62与感测芯片4的顶面41能被保持在一预设距离。
所述封装体8在本实施例中是以一液态封胶(liquid compound)来说明，但本发明不受限于此。其中，所述封装体8设置于基板1的上表面11并包覆于所述支撑体7的外侧缘、支架3的外侧缘与部分承载平面321、感测芯片4的外侧缘与压焊区412、支撑体7的外侧缘、以及透光层6的固定区623与外侧缘。进一步地说，上述封装体8的顶面81大致呈斜面状或曲面状，所述封装体8顶面81的边缘相连于所述透光层6的边缘(如：第一表面61的边缘)，以使所述封装体8顶面与透光层6的第一表面61形成有呈锐角的一切角，但本发明不受限于此。另，上述每条金属线5及每个焊垫111皆埋置于上述封装体8内。
依上所述，在本实施例所公开的堆叠式感测器封装结构100中，基板1上设置支架3，故可提升整体的结构强度，并使感测芯片4能够设置在稳定度较高的支架3上，借以控制其平整度。再者，由于感测芯片4的压焊区412受到支架3的稳固支撑，所以上述多条金属线5在压焊成形的过程中，能够有效地连接在感测芯片4的压焊区412，而避免造成其他组件的损伤。
另，所述堆叠式感测器封装结构100的感测芯片4与半导体芯片2被支架3所隔开，以使感测芯片4比较不会被半导体芯片2产生的热能直接影响，并且所述半导体芯片2产生的热能还能通过基板1及其下表面12上的金属球21的传导而逸散，借以有效地提升堆叠式感测器封装结构100的散热效能。
[实施例二]
如图2所示，其为本发明的实施例二，本实施例与上述实施例一类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述支架3。以下将说明本实施例与上述实施例一的差异处。
在本实施例中，所述支架3的环形座体31与承载板32并非是一体成形的构造，所述环形座体31可以是以一黏合胶层(未标示)而连接于承载板32的周缘，并且环形座体31的外侧缘是切齐于承载板32的外侧缘，但本发明不受限于此。其中，所述黏合胶层可以是一光固化黏着胶、一热固化黏着胶、混合上述光固化黏着胶与热固化黏着胶之一混合型黏着胶、或是一黏着胶膜，本发明在此不加以限制。
进一步地说，由于所述环形座体31与承载板32并非是一体成形的构造，所以上述环形座体31的材质可以是相同或相异于上述承载板32的材质。举例来说，所述承载板32或环形座体31的材质可以选用热膨胀系数(Coefficient of thermal expansion，CTE)小于10的刚性材料。例如:玻璃材质(CTE＝7.2ppm/℃)、硅基材(CTE＝2.6ppm/℃)、金属、或陶瓷，本发明在此不加以限制。
[实施例三]
如图3所示，其为本发明的实施例三，本实施例与上述实施例二类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：本实施例的堆叠式感测器封装结构100进一步包含有多个被动电子组件E。以下将说明本实施例与上述实施例二的差异处。
于本实施例中，所述多个被动电子组件E安装于所述基板1的上表面11，并且上述多个被动电子组件E中的部分被动电子组件E位于基板1与支架3所包围的空间内并与半导体芯片2呈间隔设置，而其余的被动电子组件E则可以位于上述支架3的外侧并且埋置于所述封装体8内。
[实施例四]
如图4所示，其为本发明的实施例四，本实施例与上述实施例二类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：本实施例的堆叠式感测器封装结构100进一步包含有一密封胶9。以下将说明本实施例与上述实施例二的差异处。
在本实施例中，所述支架3与基板1所包围的空间内部分充填上述密封胶9，以使所述半导体芯片2埋置于密封胶9内。进一步地说，当所述环形座体31固定于基板1的上表面11，但尚未连接于承载板32时，所述环形座体31内能充填密封胶9，借以埋置所述半导体芯片2，而后再将所述承载板32固定于环形座体31的顶缘。
[实施例五]
如图5A和图5B所示，其为本发明的实施例五，本实施例与上述实施例二类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述支架3。以下将说明本实施例与上述实施例二的差异处。
在本实施例中，所述支架3自其承载平面321的外缘凹设形成有呈环状的一缺口33，并且所述缺口33位于感测芯片4的外侧。其中，所述缺口33自承载平面321的凹设深度可依据设计者的需求而加以变化，本发明在此不加以限制。举例来说，所述缺口33可以是仅凹设于上述支架3的承载板32(如：图5A)，或者所述缺口33也可以自支架3的承载板32凹设至环形座体31(如：图5B)。
[实施例六]
如图6所示，其为本发明的实施例六，本实施例与上述实施例二类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述透光层6。以下将说明本实施例与上述实施例二的差异处。
在本实施例中，所述透光层6的顶部周缘也可以形成有一阶梯部63，以供所述封装体8附着于所述阶梯部63上。其中，上述阶梯部的具体构造可依据设计者的需求而加以变化，本发明在此不加以限制。举例来说，所述阶梯部63可以是环形、L形、或长条状。
[实施例七]
如图7所示，其为本发明的实施例七，本实施例与上述实施例二类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述支撑体7。以下将说明本实施例与上述实施例二的差异处。
在本实施例中，所述支撑体7的顶缘顶抵于透光层6的支撑区622，并且所述支撑体7的底缘设置于感测芯片4顶面41的压焊区412。其中，上述支撑体7包覆所述多个连接垫4121及每条金属线5的部分，而每条金属线5的其余部分埋置于所述封装体8内。换个角度来说，本实施例中的感测芯片4顶面41仅具有感测区411及位于感测区411外侧的压焊区412，而不具有承载区413。换个角度来说，所述感测芯片4顶面41也可以视为压焊区412与承载区413重合。
[实施例八]
如图8所示，其为本发明的实施例八，本实施例与上述实施例七类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述支撑体7。以下将说明本实施例与上述实施例七的差异处。
在本实施例中，所述支撑体7的顶缘顶抵于透光层6的支撑区622，并且所述支撑体7底缘的部分设置于感测芯片4的顶面、并包覆多个连接垫4121及每条金属线5的部分，而每条金属线5的其余部分埋置于所述封装体8内。
更详细地说，所述感测芯片4的一侧边部位43(如：图8中的感测芯片4右侧边部位)未设有任何连接垫4121，并且所述支撑体7包含有一第一支撑部71与一第二支撑部72。其中，所述第一支撑部71的顶缘顶抵于所述透光层6的支撑区622，所述第一支撑部71的底缘设置于上述感测芯片4顶面41的压焊区412、并包覆多个连接垫4121及每条金属线5的部分。所述第二支撑部72的顶缘顶抵于所述透光层6的支撑区622，所述第二支撑部72的底缘设置于所述承载平面321并且邻近上述侧边部位43，并且所述第二支撑部72未接触任一条金属线5。
再者，所述第二支撑部72在本实施例中是以相互堆叠的两层式构造来说明，但本发明不受限于此。举例来说，在本发明未绘示的其他实施例中，所述第二支撑部72也可以是一体成形的单件式构造。
另，所述第一支撑部71与第二支撑部72可以是一体相连的构造，例如：先成形第二支撑部72的底层构造，而后再成形彼此相连呈环状的第一支撑部71与第二支撑部72的顶层构造，并且第二支撑部72的顶层构造堆叠于上述底层构造；或者，所述第一支撑部71与第二支撑部72也可以是彼此分离的构造，本发明在此不加以限制。
此外，本实施例虽是以所述感测芯片4的一侧边部位43未设有任何连接垫4121来说明，而所述第二支撑部72则对应于上述侧边部位43设置，但本发明不受限于此。举例来说，在本发明未绘示的其他实施例中，所述感测芯片4也可以是在至少两个侧边部位43未设有任何连接垫4121。
[实施例九]
如图9所示，其为本发明的实施例九，本实施例与上述实施例八类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述支撑体7。以下将说明本实施例与上述实施例八的差异处。
在本实施例中，所述支撑体7设置在上述支架3的承载平面321并且位于所述感测芯片4的外侧缘，所述支撑体7包覆每条金属线5的部分，而每条金属线5的其余部分埋置于所述封装体8内。更详细地说，所述支撑体7包含有一支撑层73及一接合层74。所述支撑层73设置在上述支架3的承载平面321、并位于所述感测芯片4的外侧缘，所述支撑层73未接触任一个金属线5。所述接合层74设置于支撑层73上，并且接合层74的顶缘顶抵于所述透光层6的支撑区622，每个金属线5的局部埋置于接合层74内。其中，所述支撑层73相对于承载平面321的一高度大致等于所述感测芯片4的顶面41相对于承载平面321的一高度，并且每个金属线5的局部埋置于接合层74内，但本发明不受限于此。
此外，所述支撑体7的支撑层73及接合层74在本实施例中是以两个构件来说明，但本发明不受限于此。举例来说，在本发明未绘示的其他实施例中，所述支撑层73及接合层74也可以是一体成形的单件式构件。
再者，本实施例的支撑体7虽是以支撑层73相连于感测芯片4的外侧缘，但在本发明未绘示的其他实施例中，所述支撑体7与感测芯片4的外侧缘之间也可以留有一间隙。
[实施例十]
如图10所示，其为本发明的实施例十，本实施例与上述实施例八类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述封装体8。以下将说明本实施例与上述实施例八的差异处。
在本实施例中，所述封装体8包含有一液态封胶82以及一模制封胶83(moldingcompound)，由于本实施例的液态封胶82已在上述实施例中说明，所以在此不加以赘述。再者，所述模制封胶83形成于上述液态封胶82的顶面821，并且所述模制封胶83的顶面831平行于所述透光层6的第一表面61，并且模制封胶83的顶面831低于所述透光层6的第一表面61并相隔有大致50μm至100μm的一防溢流距离D。
[实施例十一]
如图11所示，其为本发明的实施例十一，本实施例与上述实施例七类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述封装体8。以下将说明本实施例与上述实施例七的差异处。
在本实施例中，所述封装体8为一模制封胶83。其中，所述模制封胶83(封装体8)设置于基板1的上表面11并包覆于所述支撑体7的外侧缘、支架3的外侧缘与部分承载平面321、感测芯片4的外侧缘、以及所述透光层6的固定区623与部分外侧缘。再者，所述模制封胶83(封装体8)的顶面831呈平面状且低于所述透光层6的第一表面61并相隔有大致50μm至100μm的一防溢流距离D。
[实施例十二]
如图12所示，其为本发明的实施例十二，本实施例与上述实施例二类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：本实施例堆叠式感测器封装结构100包含有多个半导体芯片2。以下将说明本实施例与上述实施例二的差异处。
在本实施例中，所述多个半导体芯片2呈彼此堆叠地设置于基板1的上表面11，并且每个半导体芯片2皆压焊连接于所述基板1的上表面11，借以使每个半导体芯片2与基板1达成电性连接，但本发明不受限于此。
[实施例十三]
如图13所示，其为本发明的实施例十三，本实施例与上述实施例十二类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：本实施例堆叠式感测器封装结构100进一步包含有一内埋式芯片C。以下将说明本实施例与上述实施例十二的差异处。
在本实施例中，所述内埋式芯片C埋置于上述基板1内，并且在本发明未绘示的其他实施例中，埋置于基板1内的内埋式芯片C数量也可以是多个。
[实施例十四]
如图14A及图14B所示，其为本发明的实施例十四，本实施例与上述实施例七类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述半导体芯片2。以下将说明本实施例与上述实施例七的差异处。
在本实施例中，所述半导体芯片2非为压焊连接于基板1。更详细地说，所述半导体芯片2是以多个金属球21焊接于基板1的上表面11，借以使半导体芯片2与基板1之间达成电性连接。再者，所述半导体芯片2与上述基板1之间也可以选择性地充填有一底部填充剂22(underfill)，而多个所述金属球21埋置于所述底部填充剂22内(如：图14B)。
[实施例十五]
如图15所示，其为本发明的实施例十五，本实施例与上述实施例十二类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述基板1。以下将说明本实施例与上述实施例十二的差异处。
在本实施例中，所述基板1上表面11凹设形成有一容置槽112，所述多个半导体芯片2位于上述容置槽112内，并且每个半导体芯片2皆压焊连接于所述容置槽112的槽底，借以使每个半导体芯片2与基板1达成电性连接。
[实施例十六]
如图16所示，其为本发明的实施例十六，本实施例与上述实施例十五类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述基板1。以下将说明本实施例与上述实施例十五的差异处。
在本实施例中，所述基板1的上表面11在上述支架3与容置槽112之间留有一压焊区域113，并且多个所述半导体芯片2的至少其中一个半导体芯片2(如：在图16中位于上方的半导体芯片2)压焊连接于所述压焊区域113，而其余半导体芯片2(如：在图16中位于下方的半导体芯片2)则压焊连接于所述容置槽112的槽底，借以使每个半导体芯片2与基板1达成电性连接。
[实施例十七]
如图17所示，其为本发明的实施例十七，本实施例与上述实施例十五类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述支架3。以下将说明本实施例与上述实施例十五的差异处。
在本实施例中，所述支架3进一步限定为黏固于所述基板1的上表面11的一承载板32，并且所述承载板32的外表面定义为承载平面321。其中，所述承载板32的周缘可以是以一黏合胶层(未标示)而连接于所述基板1的上表面11、并封闭上述容置槽112，但本发明不受限于此。进一步地说，所述黏合胶层可以是一光固化黏着胶、一热固化黏着胶、混合上述光固化黏着胶与热固化黏着胶之一混合型黏着胶、或是一黏着胶膜，本发明在此不加以限制。
[实施例十八]
如图18所示，其为本发明的实施例十八，本实施例与上述实施例十七类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：本实施例的堆叠式感测器封装结构100进一步包含有一密封胶9’。以下将说明本实施例与上述实施例十七的差异处。
在本实施例中，所述容置槽112充填上述密封胶9’，以使所述半导体芯片2埋置于所述密封胶9’内。
[实施例十九]
如图19所示，其为本发明的实施例十九，本实施例与上述实施例一类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：所述支架3。以下将说明本实施例与上述实施例一的差异处。
在本实施例中，所述支架3的承载板32设有一贯孔322，并且所述感测芯片4遮蔽上述贯孔322。其中，本实施例的贯孔322位置不在所述半导体芯片2的正上方，但本发明贯孔322形成在支架3的具体位置不受限于此。借此，在烘烤支架3与基板1间的黏着胶(未标示)、以使所述支架3固定于基板1上表面11的过程中，上述支架3与基板1间的空气受热膨胀，并能通过所述贯孔322排气，进而保持支架3的(承载平面321)平整度。
[实施例二十]
如图20所示，其为本发明的实施例二十，本实施例与上述实施例十九类似，两个实施例的相同处则不再加以赘述，而两个实施例的主要差异在于：本实施例堆叠式感测器封装结构100包含有至少三个半导体芯片2、2’、2”。以下将说明本实施例与上述实施例十九的差异处。
在本实施例中，所述三个半导体芯片2、2’、2”能分别运用不同的固定技术、并且分别命名为一第一半导体芯片2、一第二半导体芯片2’、及一第三半导体芯片2”，借以彼此区分而利于说明，但所述「第一」、「第二」、与「第三」并不具有其他物理意义。
所述第一半导体芯片2是以多个金属球21焊接于基板1的上表面11，借以使第一半导体芯片2与基板1之间达成电性连接。再者，所述第一半导体芯片2与上述基板1之间充填有一底部填充剂22(underfill)，而多个所述金属球21埋置于所述底部填充剂22内。
所述第二半导体芯片2’堆叠于第一半导体芯片2上、并压焊连接于所述基板1的上表面11，借以使第二半导体芯片2’与基板1达成电性连接。
所述第三半导体芯片2”设置于所述基板1的上表面11并且位于上述相互堆叠的第一半导体芯片2与第二半导体芯片2’的一侧，所述第三半导体芯片2”压焊连接于所述基板1的上表面11，借以使第三半导体芯片2”与基板1达成电性连接。
需说明的是，所述第一半导体芯片2、第二半导体芯片2’、及第三半导体芯片2”的类型可依据设计者的需求而加以调整变化，例如：影像信号处理器(image signalprocessor，ISP)、闪存(flash memory)、或微控制器(micro controller)，本发明在此不加以限制。
以上所述仅为本发明的优选可行实施例，并非用来局限本发明的保护范围，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的权利要求书的保护范围。

Claims (16)

1.一种堆叠式感测器封装结构，其特征在于，所述堆叠式感测器封装结构包括：
一基板，包含相对的一上表面与一下表面，并且所述基板在所述上表面形成有多个焊垫；
至少一半导体芯片，安装于所述基板；
一支架，固定于所述基板的所述上表面并且位于多个所述焊垫的内侧，至少一所述半导体芯片位于所述支架与所述基板所包围的空间内并且未接触所述支架，所述支架包含有位于至少一所述半导体芯片上方的一承载平面；
一感测芯片，所述感测芯片的尺寸大于至少一所述半导体芯片的尺寸，所述感测芯片包含有相对的一顶面与一底面，所述感测芯片在所述顶面设有多个连接垫，所述感测芯片的一侧边部位未设有任何所述连接垫，所述感测芯片的所述底面固定于所述承载平面；
多条金属线，多条所述金属线的一端分别连接于多个所述焊垫，并且多条所述金属线的另一端分别连接于多个所述连接垫；
一透光层，所述透光层具有相对的一第一表面与一第二表面，所述第二表面包含有面向于所述感测芯片的一中心区及呈环状且围绕在所述中心区外侧的一支撑区；
一支撑体，所述支撑体呈环状，所述支撑体设置于所述感测芯片的所述顶面与所述支架的所述承载平面；
所述支撑体包含有：
一第一支撑部，所述第一支撑部设置于所述感测芯片的所述顶面、并包覆多个所述连接垫及每条所述金属线的部分；及
一第二支撑部，所述第二支撑部设置于所述承载平面并且邻近所述侧边部位，并且所述第二支撑部未接触任一条所述金属线；
其中，所述第一支撑部的顶缘与所述第二支撑部的顶缘皆顶抵于所述透光层的所述支撑区；以及
一封装体，所述封装体设置于所述基板的所述上表面并包覆于所述支架的外侧缘，所述透光层的至少部分外侧缘，及所述支撑体的外侧缘；其中，每条所述金属线的至少部分埋置于所述封装体内。
2.依据权利要求1所述的堆叠式感测器封装结构，其特征在于，所述支架自所述承载平面的外缘凹设形成有呈环状的一缺口，并且所述缺口位在所述感测芯片的外侧。
3.依据权利要求1所述的堆叠式感测器封装结构，其特征在于，所述封装体进一步限定为一模制封胶，并且所述封装体的顶面呈平面状且低于所述透光层的所述第一表面并相隔有50微米至100微米的一防溢流距离。
4.依据权利要求1所述的堆叠式感测器封装结构，其特征在于，所述封装体包含有：
一液态封胶，所述液态封胶包覆于所述支架的所述外侧缘、所述透光层的所述外侧缘、及所述支撑体的所述外侧缘；其中，所述液态封胶的顶面呈斜面状，并且所述液态封胶的所述顶面的边缘相连于所述透光层的边缘；
一模制封胶，所述模制封胶形成于所述液态封胶的所述顶面，并且所述模制封胶的顶面平行于所述透光层的所述第一表面，并且所述模制封胶的所述顶面低于所述透光层的所述第一表面并相隔有50微米至100微米的一防溢流距离。
5.依据权利要求1所述的堆叠式感测器封装结构，其特征在于，所述堆叠式感测器封装结构进一步包括有至少一内埋式芯片，并且至少一所述内埋式芯片埋置于所述基板内。
6.依据权利要求1至5中任一项所述的堆叠式感测器封装结构，其特征在于，所述支架包含有：
一环形座体，所述环形座体固定于所述基板上；及
一承载板，连接于所述环形座体上，并且所述承载板的外表面定义为所述承载平面。
7.依据权利要求6所述的堆叠式感测器封装结构，其特征在于，所述承载板设有一贯孔，并且所述感测芯片遮蔽所述贯孔。
8.依据权利要求6所述的堆叠式感测器封装结构，其特征在于，所述支架与所述基板所包围的空间内布满空气。
9.依据权利要求6所述的堆叠式感测器封装结构，其特征在于，所述堆叠式感测器封装结构进一步包含有一密封胶，并且所述支架与所述基板所包围的空间内部分充填所述密封胶，以使至少一所述半导体芯片埋置于所述密封胶内。
10.依据权利要求1至5中任一项所述的堆叠式感测器封装结构，其特征在于，所述基板于所述上表面凹设形成有一容置槽，至少一所述半导体芯片位于所述容置槽内。
11.依据权利要求10所述的堆叠式感测器封装结构，其特征在于，所述堆叠式感测器封装结构进一步包含有一密封胶，所述容置槽充填所述密封胶，以使至少一所述半导体芯片埋置于所述密封胶内。
12.依据权利要求10所述的堆叠式感测器封装结构，其特征在于，所述支架进一步限定为黏固于所述基板的所述上表面的一承载板，并且所述承载板的外表面定义为所述承载平面。
13.依据权利要求10所述的堆叠式感测器封装结构，其特征在于，至少一所述半导体芯片的数量为多个，并且多个所述半导体芯片打线连接于所述基板。
14.依据权利要求13所述的堆叠式感测器封装结构，其特征在于，所述基板的所述上表面在所述支架与所述容置槽之间留有一打线区域，并且多个所述半导体芯片的至少其中一个所述半导体芯片打线连接于所述打线区域。
15.依据权利要求1至5中任一项所述的堆叠式感测器封装结构，其特征在于，至少一所述半导体芯片是以多个金属球焊接于所述基板，并且至少一所述半导体芯片与所述基板之间选择性地充填有一底部填充剂，而多个所述金属球埋置于所述底部填充剂内。
16.依据权利要求1至5中任一项所述的堆叠式感测器封装结构，其特征在于，所述堆叠式感测器封装结构进一步包含有多个焊球，并且多个所述焊球呈数组状排列在所述基板的所述下表面。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021095193A1 (ja) * 2019-11-14 2021-05-20 株式会社ティエーブル イメージセンサモジュール、及び、イメージセンサモジュールの製造方法
CN111477621B (zh) * 2020-06-28 2020-09-15 甬矽电子(宁波)股份有限公司 芯片封装结构、其制作方法和电子设备
JP2022023664A (ja) * 2020-07-27 2022-02-08 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の製造方法並びに電子機器
CN112151564A (zh) * 2020-11-06 2020-12-29 积高电子(无锡)有限公司 应用于图像传感器的叠层封装结构及封装方法
CN112382628B (zh) * 2020-11-11 2022-09-20 歌尔微电子有限公司 数模混合封装结构、电子设备及封装工艺
CN115514863B (zh) * 2021-06-04 2023-10-27 同欣电子工业股份有限公司 无焊接式感测镜头
TWI782857B (zh) * 2022-01-18 2022-11-01 勝麗國際股份有限公司 感測器封裝結構
CN116259636A (zh) * 2022-09-09 2023-06-13 积高电子(无锡)有限公司 一种图像传感器的封装结构
CN115881745B (zh) * 2022-11-30 2024-08-20 苏州科阳半导体有限公司 一种图像传感器的封装结构及方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020096753A1 (en) * 2001-01-24 2002-07-25 Tu Hsiu Wen Stacked package structure of image sensor
CN2613047Y (zh) * 2003-03-11 2004-04-21 胜开科技股份有限公司 积体电路堆叠封装组件
US20040183180A1 (en) * 2003-03-21 2004-09-23 Advanced Semiconductor Engineering, Inc. Multi-chips stacked package
US20070023873A1 (en) * 2005-08-01 2007-02-01 Park Sang B Package structure having recession portion on the surface thereof and method of making the same
US20070241433A1 (en) * 2004-12-18 2007-10-18 Carberry Patrick J Semiconductor device package with base features to reduce leakage
US20080029869A1 (en) * 2006-08-01 2008-02-07 Samsung Electronics Co., Ltd. Vertical stack type multi-chip package having improved grounding performance and lower semiconductor chip reliability
US20080048097A1 (en) * 2006-08-28 2008-02-28 Advanced Semiconductor Engineering, Inc. Image sensor module
US20080303939A1 (en) * 2007-06-07 2008-12-11 Hon Hai Precision Industry Co., Ltd. Camera module with compact packaging of image sensor chip
US20090166784A1 (en) * 2006-09-15 2009-07-02 Fujitsu Microelectronics Limited Semiconductor device and method for fabricating semiconductor device
US7576401B1 (en) * 2005-07-07 2009-08-18 Amkor Technology, Inc. Direct glass attached on die optical module
US20150011038A1 (en) * 2013-07-08 2015-01-08 Kingpak Technology Inc. Two-stage packaging method of image sensors

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076154A (ja) * 2000-08-23 2002-03-15 Kyocera Corp 半導体装置
TW478136B (en) * 2000-12-29 2002-03-01 Kingpak Tech Inc Stacked package structure of image sensor
JP3645833B2 (ja) * 2001-05-23 2005-05-11 勝開科技股▲ふん▼有限公司 イメージセンサのスタックパッケージ構造
JP4633971B2 (ja) * 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
TWI268628B (en) * 2005-08-04 2006-12-11 Advanced Semiconductor Eng Package structure having a stacking platform
TWI285417B (en) * 2005-10-17 2007-08-11 Taiwan Electronic Packaging Co Image chip package structure and packaging method thereof
TWI332702B (en) * 2007-01-09 2010-11-01 Advanced Semiconductor Eng Stackable semiconductor package and the method for making the same
US20090032926A1 (en) * 2007-07-31 2009-02-05 Advanced Micro Devices, Inc. Integrated Support Structure for Stacked Semiconductors With Overhang
US8269300B2 (en) * 2008-04-29 2012-09-18 Omnivision Technologies, Inc. Apparatus and method for using spacer paste to package an image sensor
JP2010219696A (ja) * 2009-03-13 2010-09-30 Sharp Corp 固体撮像装置およびそれを備えた電子機器
TWI466278B (zh) * 2010-04-06 2014-12-21 Kingpak Tech Inc 晶圓級影像感測器構裝結構及其製造方法
TWI437700B (zh) * 2010-05-31 2014-05-11 Kingpak Tech Inc 晶圓級影像感測器構裝結構之製造方法
US8981511B2 (en) * 2012-02-29 2015-03-17 Semiconductor Components Industries, Llc Multi-chip package for imaging systems
JP2015115522A (ja) * 2013-12-13 2015-06-22 ソニー株式会社 固体撮像装置および製造方法、並びに電子機器
TWI642149B (zh) * 2015-10-21 2018-11-21 精材科技股份有限公司 晶片封裝體及其製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020096753A1 (en) * 2001-01-24 2002-07-25 Tu Hsiu Wen Stacked package structure of image sensor
CN2613047Y (zh) * 2003-03-11 2004-04-21 胜开科技股份有限公司 积体电路堆叠封装组件
US20040183180A1 (en) * 2003-03-21 2004-09-23 Advanced Semiconductor Engineering, Inc. Multi-chips stacked package
US20070241433A1 (en) * 2004-12-18 2007-10-18 Carberry Patrick J Semiconductor device package with base features to reduce leakage
US7576401B1 (en) * 2005-07-07 2009-08-18 Amkor Technology, Inc. Direct glass attached on die optical module
US20070023873A1 (en) * 2005-08-01 2007-02-01 Park Sang B Package structure having recession portion on the surface thereof and method of making the same
US20080029869A1 (en) * 2006-08-01 2008-02-07 Samsung Electronics Co., Ltd. Vertical stack type multi-chip package having improved grounding performance and lower semiconductor chip reliability
US20080048097A1 (en) * 2006-08-28 2008-02-28 Advanced Semiconductor Engineering, Inc. Image sensor module
US20090166784A1 (en) * 2006-09-15 2009-07-02 Fujitsu Microelectronics Limited Semiconductor device and method for fabricating semiconductor device
US20080303939A1 (en) * 2007-06-07 2008-12-11 Hon Hai Precision Industry Co., Ltd. Camera module with compact packaging of image sensor chip
US20150011038A1 (en) * 2013-07-08 2015-01-08 Kingpak Technology Inc. Two-stage packaging method of image sensors

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