CN109379074A - 一种电平转换电路 - Google Patents
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Abstract
本发明公开了一种电平转换电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，其中，所述第一PMOS管、第二PMOS管和第三PMOS管的各自源极连接电源VDDIO；所述第一PMOS管的栅极连接控制信号ENIO；所述第二PMOS管和第三PMOS管的各自栅极连接所述第二PMOS管的漏极；所述第二PMOS管的漏极连接所述第一NMOS管的漏极。本发明通过对称结构的高速低增益比较器与传统电平转换组合产生了高速的、占空比较好的、且不漏电的高速电平转换电路。
Description
技术领域
本发明涉及高速电平转换电路。
背景技术
在高速接口电路中，通常需要有高速电平转换电路，把低压的信号转化为高压的信号进而传输。但是，现有电平转换电路常常速度不够高，或者在高速时信号的占空比失真，尤其是在低压和高压电压差比较大的情况时。
发明内容
本发明的目的在于提供一种高速的电平转换电路，并且具有较好的占空比。
实现上述目的的技术方案是：
一种电平转换电路，包括第一PMOS管(P型金属氧化物半导体场效应管)、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管(N型金属氧化物半导体场效应管)、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，其中，
所述第一PMOS管、第二PMOS管和第三PMOS管的各自源极连接电源VDDIO；
所述第一PMOS管的栅极连接控制信号ENIO；
所述第二PMOS管和第三PMOS管的各自栅极连接所述第二PMOS管的漏极；
所述第二PMOS管的漏极连接所述第一NMOS管的漏极；
所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管的各自源极接地VSSIO；
所述第一NMOS管的栅极、第二NMOS管的栅极和漏极、第三NMOS管的漏极以及第四NMOS管的栅极均连接所述第四PMOS管的漏极；
所述第三NMOS管的栅极、第四NMOS管的漏极、第五NMOS管的漏极和栅极以及第六NMOS管的栅极均连接所述第五PMOS管的漏极；
所述第一PMOS管的漏极连接所述第四PMOS管的源极和所述第五PMOS管的源极；
所述第四PMOS管的栅极和所述第五PMOS管的栅极连接差分信号对；
所述第三PMOS管的漏极和所述第六NMOS管的漏极连接并作为输出端OUT。
优选的，所述的差分信号对由数据信号经过经反相器产生。
本发明的有益效果是：本发明通过对称结构的高速低增益比较器与传统电平转换组合，解决了现有技术中针对高速接口中的高速电平转换电路中的速度不够高，占空比失真等问题。
附图说明
图1是本发明的电平转换电路的电路图；
图2是本发明中控制信号ENIO的产生示意图。
具体实施方式
下面将结合附图对本发明作进一步说明。
请参阅图1，本发明的电平转换电路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6。
第一PMOS管MP1、第二PMOS管MP2和第三PMOS管MP3的各自源极连接电源VDDIO，电源VDDIO为高电压电源。
第一PMOS管MP1的栅极连接控制信号ENIO。
第二PMOS管MP2和第三PMOS管MP3的各自栅极连接第二PMOS管MP2的漏极。
第二PMOS管MP2的漏极连接第一NMOS管MN1的漏极。
第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6的各自源极接地VSSIO。
第一NMOS管MN1的栅极、第二NMOS管MN2的栅极和漏极、第三NMOS管MN3的漏极以及第四NMOS管MN4的栅极均连接第四PMOS管MP4的漏极。
第三NMOS管MN3的栅极、第四NMOS管MN4的漏极、第五NMOS管MN5的漏极和栅极以及第六NMOS管MN6的栅极均连接第五PMOS管MP5的漏极。
第一PMOS管MP1的漏极连接第四PMOS管MP4的源极和第五PMOS管MP5的源极。
第四PMOS管MP4的栅极和第五PMOS管MP5的栅极连接差分信号对。
第三PMOS管MP3的漏极和第六NMOS管MN6的漏极连接并作为输出端OUT。
综上，通过对称结构的高速低增益比较器与传统电平转换组合产生了高速的、占空比较好的、且不漏电的高速电平转换电路。
低压数据信号DIN、DINB为前级经低压反相器产生的差分信号对，该差分信号对幅值为低压下的满幅信号，例如低压电源为VDDC，则DIN/DINB在传输0/1时分比为0/VDDC。VDDC与VDDIO通常差别为1-2倍，最多不超过5倍，因而比较器电路增益不需要高，只需要设计为速度较高即可。DIN、DINB经比较器在输出端OUT产生所需的高速的高压信号。同时该对称结构很容易产生占空比较好的信号。
同时，针对比较器不工作时的漏电问题，有开关管及其高压控制信号ENIO解决，该高压控制信号ENIO有传统的电平转换单元LVL产生，该电平转换单元LVL对转换速度及占空比要求很低。如图2所示，其中EN为使能信号。
以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各权利要求所限定。
Claims (2)
1.一种电平转换电路，其特征在于，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，其中，
所述第一PMOS管、第二PMOS管和第三PMOS管的各自源极连接电源VDDIO；
所述第一PMOS管的栅极连接控制信号ENIO；
所述第二PMOS管和第三PMOS管的各自栅极连接所述第二PMOS管的漏极；
所述第二PMOS管的漏极连接所述第一NMOS管的漏极；
所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管的各自源极接地VSSIO；
所述第一NMOS管的栅极、第二NMOS管的栅极和漏极、第三NMOS管的漏极以及第四NMOS管的栅极均连接所述第四PMOS管的漏极；
所述第三NMOS管的栅极、第四NMOS管的漏极、第五NMOS管的漏极和栅极以及第六NMOS管的栅极均连接所述第五PMOS管的漏极；
所述第一PMOS管的漏极连接所述第四PMOS管的源极和所述第五PMOS管的源极；
所述第四PMOS管的栅极和所述第五PMOS管的栅极连接差分信号对；
所述第三PMOS管的漏极和所述第六NMOS管的漏极连接并作为输出端OUT。
2.根据权利要求1所述的电平转换电路，其特征在于，所述的差分信号对由数据信号经过经反相器产生。
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