[go: up one dir, main page]

CN109300789A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN109300789A
CN109300789A CN201710611944.6A CN201710611944A CN109300789A CN 109300789 A CN109300789 A CN 109300789A CN 201710611944 A CN201710611944 A CN 201710611944A CN 109300789 A CN109300789 A CN 109300789A
Authority
CN
China
Prior art keywords
source
drain doping
doping layer
side wall
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710611944.6A
Other languages
English (en)
Other versions
CN109300789B (zh
Inventor
唐粕人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710611944.6A priority Critical patent/CN109300789B/zh
Priority to US16/043,040 priority patent/US10453921B2/en
Publication of CN109300789A publication Critical patent/CN109300789A/zh
Application granted granted Critical
Publication of CN109300789B publication Critical patent/CN109300789B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0184—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体结构及其形成方法，其中方法包括：提供衬底；在所述衬底上形成栅极结构；在所述栅极结构两侧形成第一源漏掺杂层；在所述栅极结构两侧的第一源漏掺杂层表面形成第二源漏掺杂层，所述第一源漏掺杂层与栅极结构之间的间距小于所述第二源漏掺杂层与栅极结构之间的间距。其中，由于所述第一源漏掺杂层距离所述栅极结构较近，所述第一源漏掺杂层能够为沟道提供较大的应力，从而能够增加沟道载流子的迁移速率；此外，所述第二源漏掺杂层与栅极结构之间的间距较大，从而能够减小短沟道效应。因此，所述形成方法能够改善半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。
晶体管的结构包括：衬底；位于衬底上的栅极；位于栅极侧壁表面的侧墙；位于所述侧墙两侧衬底中的源漏掺杂层。为了增加晶体管沟道中载流子的迁移速率，现有的半导体的形成方法引入应变硅技术。所述应变硅技术就是使源漏掺杂层的晶格常数与衬底的晶格常数不相同，从而使源漏掺杂层对沟道产生应力，从而增加沟道中载流子的迁移速率。这就导致栅极、侧墙和源漏掺杂层构成电容器，所述电容器具有寄生电容。
现有技术形成的半导体结构很难同时满足晶体管对寄生电容较小，且沟道中载流子迁移速率较大的要求。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，能够简化半导体结构的形成工艺。
为解决上述问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅极结构；在所述栅极结构两侧形成第一源漏掺杂层，所述第一源漏掺杂层侧壁到相邻栅极结构侧壁的最小距离为第一距离；在所述栅极结构两侧的第一源漏掺杂层表面形成第二源漏掺杂层，所述第二源漏掺杂层侧壁到相邻栅极结构侧壁的最小距离为第二距离，所述第二距离大于第一距离。
可选的，形成所述第一源漏掺杂层之前，还包括：形成覆盖所述栅极结构侧壁的第一侧墙；所述第一源漏掺杂层位于所述第一侧墙两侧；形成所述第二源漏掺杂层之前，还包括：在所述第一源漏掺杂层上形成覆盖所述第一侧墙的第二侧墙，所述第二源漏掺杂层位于所述第二侧墙两侧。
可选的，所述第一源漏掺杂层位于所述栅极结构两侧的衬底表面。
可选的，形成所述第一源漏掺杂层的步骤包括：以所述栅极结构和第一侧墙为掩膜，在所述栅极结构两侧的衬底表面形成第一外延层；对所述第一外延层进行第一掺杂，形成所述第一源漏掺杂层；形成所述第二源漏掺杂层的步骤包括：以所述栅极结构、第一侧墙和第二侧墙为掩膜，在所述第二侧墙两侧的第一源漏掺杂层表面形成所述第二外延层；对所述第二外延层进行第二掺杂，形成所述第二源漏掺杂层。
可选的，还包括：对所述第一源漏掺杂层和第二源漏掺杂层进行退火处理。
可选的，所述第一源漏掺杂层位于所述栅极结构两侧的衬底中。
可选的，形成所述第一源漏掺杂层的步骤包括：以所述栅极结构和第一侧墙为掩膜，在所述栅极结构两侧的衬底中形成凹槽；在所述凹槽中形成第一外延层；对所述第一外延层进行第一掺杂，形成第一源漏掺杂层；形成所述第二源漏掺杂层的步骤包括：以所述栅极结构、第一侧墙和第二侧墙为掩膜，在所述第二侧墙两侧的第一源漏掺杂层表面形成所述第二外延层；对所述第二外延层进行第二掺杂，形成所述第二源漏掺杂层。
可选的，所述第一侧墙的厚度为2nm～10nm；所述第二侧墙的厚度为3nm～15mn。
可选的，所述第一侧墙和第二侧墙的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅或碳氮化硅。
可选的，所述第二源漏掺杂层顶部表面高于所述衬底表面。
可选的，所述第一源漏掺杂层的厚度为2nm～12nm；所述第二源漏掺杂层顶部到所述第一源漏掺杂层顶部表面的距离为8nm～18nm。
可选的，所述衬底的材料为硅；所述第一源漏掺杂层和第二源漏掺杂层中具有掺杂源；所述第一源漏掺杂层的材料包括硅锗，所述第一源漏掺杂层中的掺杂源包括硼原子、硼离子或BF2 +离子；或者，所述第一源漏掺杂层和第二源漏掺杂层的材料包括碳化硅，所述第一源漏掺杂层和第二源漏掺杂层的掺杂源包括磷原子、砷原子、磷离子或砷离子。
相应的，本发明技术方案还提供一种半导体结构，包括：衬底；位于所述衬底上的栅极结构；位于所述栅极结构两侧的第一源漏掺杂层，所述第一源漏掺杂层侧壁到相邻栅极结构侧壁的最小距离为第一距离；位于所述栅极结构两侧的第一源漏掺杂层表面的第二源漏掺杂层，所述第二源漏掺杂层侧壁到相邻栅极结构侧壁的最小距离为第二距离，所述第二距离大于第一距离。
可选的，还包括：覆盖所述栅极结构侧壁的第一侧墙，所述第一源漏掺杂层位于所述第一侧墙两侧；覆盖所述第一侧墙侧壁的第二侧墙，所述第二源漏掺杂层位于所述第二侧墙两侧。
可选的，所述第一侧墙的厚度为2nm～10nm；所述第二侧墙的厚度为3nm～15nm。
可选的，所述第一侧墙和第二侧墙的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅或碳氮化硅。
可选的，所述第二源漏掺杂层顶部表面高于所述衬底表面。
可选的，所述第一源漏掺杂层位于所述栅极结构两侧的衬底表面；或者，所述第一源漏掺杂层位于所述栅极结构两侧的衬底中。
可选的，所述衬底的材料为硅；所述第一源漏掺杂层和第二源漏掺杂层中具有掺杂源；所述第一源漏掺杂层和第二源漏掺杂层的材料包括硅锗，所述第一源漏掺杂层和第二源漏掺杂层中的掺杂源包括硼原子、硼离子或BF2+离子；或者，所述第一源漏掺杂层和第二源漏掺杂层的材料包括碳化硅，所述第一源漏掺杂层和第二源漏掺杂层中的掺杂源包括磷原子、砷原子、磷离子或砷离子。
可选的，所述第一源漏掺杂层的厚度为2nm～12nm；所述第二源漏掺杂层顶部到所述第一源漏掺杂层顶部表面的距离为8nm～18nm。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，所述第二距离大于第一距离。由于所述第一源漏掺杂层距离所述栅极结构较近，所述第一源漏掺杂层能够为沟道提供较大的应力，从而能够增加沟道载流子的迁移速率；此外，所述第二源漏掺杂层与栅极结构之间的第二距离较大，能够减小栅极结构与第二源漏掺杂层之间的电容。因此，所述形成方法能够在增加所形成半导体结构的沟道载流子迁移速率的同时，降低所形成半导体结构的寄生电容，从而改善半导体结构的性能。
进一步，所述第二源漏掺杂层顶部表面高于所述衬底表面，则所述第二源漏掺杂层、第一侧墙、第二侧墙以及栅极结构构成寄生电容。由于所述第一源漏掺杂层与栅极结构之间仅具有第一侧墙，所述第一源漏掺杂层距离所述栅极结构较近，所述第一源漏掺杂层能够为沟道提供较大的应力，从而能够增加沟道载流子的迁移速率；此外，所述第二源漏掺杂层与栅极结构之间具有第一侧墙和第二侧墙，使所述第二源漏掺杂层与栅极结构之间的第二距离较大，从而使所述寄生电容较小。因此，所述形成方法能够同时使半导体结构满足沟道载流子的迁移速率较大和寄生电容较小的特点。
本发明技术方案提供的半导体结构中，所述第二距离大于第一距离。由于所述第一源漏掺杂层距离所述栅极结构较近，所述第一源漏掺杂层能够为沟道提供较大的应力，从而能够增加沟道载流子的迁移速率；此外，所述第二源漏掺杂层与栅极结构之间的第二距离较大，能够减小栅极结构与第二源漏掺杂层之间的电容。因此，所述形成方法能够改善半导体结构的性能。
附图说明
图1和图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图11是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：所形成半导体结构的性能较差。
现结合一种半导体结构的形成方法，分析所述半导体结构的形成方法形成的半导体结构性能较差的原因：
图1和图2是一种半导体结构的形成方法的结构示意图。
请参考图1，提供衬底100；在所述衬底100上形成栅极结构110，所述栅极结构110上具有掩膜层111；在所述栅极结构110侧壁表面形成侧墙120。
请参考图2，以所述栅极结构110和侧墙120为掩膜，在所述侧墙120两侧的衬底100中形成源漏掺杂层130。
后续形成连接所述源漏掺杂层130的插塞。
其中，所述侧墙120用于定义所述源漏掺杂层130与栅极结构120之间的距离。如果所述侧墙120的厚度较大，所述源漏掺杂层130距离所述栅极结构110下方沟道较远，源漏掺杂层130为沟道提供的应力较小，从而导致沟道载流子的迁移速率较低。另外，为了减小插塞对衬底的100施加的应力，所述源漏掺杂层130顶部表面高于所述衬底100表面。源漏掺杂层130、侧墙120和栅极结构110构成寄生电容。如果所述侧墙120的厚度较小，则所述源漏掺杂层130与栅极结构110之间的距离较小，导致栅极结构110、侧墙120和源漏掺杂层130构成的寄生电容较大，从而容易影响所形成半导体结构的性能。综上，所述形成方法很难使所形成的半导体结构沟道具有较高载流子迁移率的同时，使所述寄生电容值较小。因此，所述半导体结构的性能较差。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述栅极结构两侧形成第一源漏掺杂层，所述第一源漏掺杂层侧壁到相邻栅极结构侧壁的最小距离为第一距离；在所述栅极结构两侧的第一源漏掺杂层表面形成第二源漏掺杂层，所述第二源漏掺杂层侧壁到相邻栅极结构侧壁的最小距离为第二距离，所述第二距离大于第一距离。其中，由于所述第一源漏掺杂层距离所述栅极结构较近，所述第一源漏掺杂层能够为沟道提供较大的应力，从而能够增加沟道载流子的迁移速率；此外，所述第二源漏掺杂层与栅极结构之间的间距较大，从而能够减小栅极结构与第二源漏掺杂层之间的电容。因此，所述形成方法能够改善半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图11是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3和图4，图4是图3沿切割线1-2的剖面图，提供衬底；在所述衬底上形成栅极结构210。
本实施例中，所述衬底包括基底200和位于所述基底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底，例如硅衬底、锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。
本实施例中，所述基底200的材料为硅。在其他实施例中，所述基底的包括：底层基底和位于所述硅基底上的顶层基底。所述底层基底的材料为硅，顶层基底的材料为应力完全弛豫的InP、GaAs或InGaAs。所述顶层基底的厚度为1μm～10um。
本实施例中，所形成的半导体结构为PMOS晶体管，所述鳍部201的材料为具有压应变的硅锗。
本实施例中，当所述鳍部201的材料为具有压应变的硅锗时，所述鳍部201的高度为20nm～100nm。
在其他实施例中，所述基底包括硅基底和位于所述硅基底上的弛豫层。当所形成的半导体结构为PMOS晶体管时，所述鳍部的晶格常数大于所述弛豫层的晶格常数。所述弛豫层为应力弛豫的硅锗、锗或碳化硅，所述鳍部的材料为具有压应力的硅、锗或碳化硅。具体的，如果所述弛豫层为应力弛豫的硅锗，所述鳍部为具有压应力的硅锗，且所述鳍部中锗的浓度大于所述弛豫层中锗的浓度；如果所述弛豫层为应力弛豫的碳化硅，所述鳍部为具有压应力的碳化硅，所述鳍部中碳原子的浓度小于所述弛豫层中碳原子的浓度。
所述弛豫层为硅锗或硅，所述鳍部的材料为硅锗或锗时，所述弛豫层中锗的浓度为5％～100％，所述鳍部中锗的浓度大于所述弛豫层中锗的浓度；所述弛豫层为碳化硅，所述鳍部的材料为碳化硅或硅时，所述弛豫层中碳的浓度为0.1％～5％，所述鳍部中碳的浓度小于弛豫层中碳的浓度。
当所形成的半导体结构为NMOS晶体管时，所述鳍部的晶格常数小于所述弛豫层的晶格常数。所述弛豫层为应力弛豫的硅锗、锗或碳化硅，所述鳍部的材料为具有压应力的硅、锗或碳化硅。具体的，如果所述弛豫层为应力弛豫的硅锗，所述鳍部为具有拉应力的硅锗，且所述鳍部中锗的浓度小于所述弛豫层中锗的浓度；如果所述弛豫层为应力弛豫的碳化硅，所述鳍部为具有拉应力的碳化硅，所述鳍部中碳原子的浓度大于所述弛豫层中碳原子的浓度。
所述弛豫层为硅锗或锗，所述鳍部的材料为硅锗或硅时，所述弛豫层中锗的浓度为5％～100％，所述鳍部中锗的浓度小于等于弛豫层中锗的浓度；所述弛豫层为碳化硅或硅，所述鳍部的材料为碳化硅时，所述弛豫层中碳的浓度为0.1％～5％，所述鳍部中碳的浓度大于等于弛豫层中碳的浓度。所述弛豫层的厚度为0.1μm～10μm。
本实施例中，所述形成方法还包括：在所述基底200上形成隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁，且所述隔离结构202表面低于所述鳍部201顶部表面。
本实施例中，所述栅极结构210横跨所述鳍部201，且所述栅极结构210覆盖所述鳍部201部分侧壁和顶部表面。
所述栅极结构210包括：位于所述衬底上的栅介质层；位于所述栅介质层上的栅极211；位于所述栅极211上的掩膜层212。
本实施例中，所述栅介质层的材料为氧化硅。在其他实施例中，所述栅介质层的材料还可以为高k介质材料。
本实施例中，所述栅极211的材料为多晶硅、多晶锗或多晶硅锗。在其他实施例中，所述栅极的材料还可以为金属。
本实施例中，所述掩膜层212的材料为氮化硅。
请参考图5，形成覆盖所述栅极结构210侧壁的第一侧墙221。
所述第一侧墙221用于定于后续形成的第一源漏掺杂层与栅极结构之间的距离。
本实施例中，所述第一侧墙221的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅或碳氮化硅。
形成所述第一侧墙221的步骤包括：在所述栅极结构210侧壁和顶部，以及所述衬底上形成第一侧墙层；去除所述栅极结构210顶部和衬底上的第一侧墙层，形成第一侧墙221。
形成所述第一侧墙层的工艺包括化学气相沉积工艺或物理气相沉积工艺。
去除所述栅极结构210顶部和衬底上的第一侧墙层的工艺包括各向异性干法刻蚀工艺。各向异性干法刻蚀工艺在横向的刻蚀速率小于纵向的刻蚀速率，从而不容易去除所述栅极结构210侧壁的第一侧墙层。
如果所述第一侧墙221的厚度过小，后续形成的第一源漏掺杂层与所述栅极结构210的距离过小，容易增加第一源漏掺杂层、第一侧墙221和栅极结构210构成的电容器的电容值。另外，所述第一侧墙221的厚度过小，容易使后续形成的第一源漏掺杂层与栅极结构210的距离过近，从而容易增加短沟道效应，进而容易影响所形成半导体结构的性能；如果所述第一侧墙221的厚度过大，后续形成的第一源漏掺杂层与所述栅极结构210下方衬底的距离过大，从而不利于使第一源漏掺杂层为晶体管沟道提供足够的应力，容易导致沟道中载流子迁移率较低。因此，本实施例中，所述第一侧墙221的厚度为2nm～10nm。
请参考图6和图7，图7是图6沿切割线3-4的剖面图，在所述栅极结构210两侧形成第一源漏掺杂层231，所述第一源漏掺杂层231侧壁到相邻栅极结构210侧壁的最小距离为第一距离。
所述第一距离越小，第一源漏掺杂层231距离所形成半导体结构的沟道越近，第一源漏掺杂层231施加于沟道的应力越大；反之，所述第一距离越大，第一源漏掺杂层231距离所形成半导体结构的沟道越远，第一源漏掺杂层231施加于沟道的应力越小。
所述第一源漏掺杂层231与栅极结构210之间仅具有第一侧墙221，所述第一距离由所述第一侧墙221的厚度确定。
由于所述第一距离较小，所述第一源漏掺杂层231距离所形成晶体管沟道较近，所述第一源漏掺杂层231能够为沟道提供较大的应力，从而能够增加沟道载流子的迁移速率。另外，所述第一源漏掺杂层231的厚度较小，能够降低第一源漏掺杂层231与栅极结构210之间的电容。
本实施例中，所述第一源漏掺杂层231位于所述栅极结构210两侧的衬底表面。具体的，所述第一源漏掺杂层231位于所述栅极结构210两侧的鳍部201表面。在所述栅极结构210两侧的衬底表面形成第一源漏掺杂层231的工艺简单，能够节约工艺成本。
在其他实施例中，所述第一源漏掺杂层还可以位于所述栅极结构两侧的衬底中，形成所述第一源掺杂层的步骤包括：以所述第一侧墙和栅极结构为掩膜，对所述衬底进行刻蚀，在栅极结构两侧的衬底中形成凹槽；在所述凹槽中形成第一源漏掺杂层。所述第一源漏掺杂层位于所述栅极结构两侧的衬底中，所述第一源漏掺杂层表面可以低于或齐平于衬底表面。当所述第一源漏掺杂层表面可以低于或齐平于衬底表面时，所述第一源漏掺杂层与栅极结构在所述栅极结构侧壁表面的投影图形重叠较小，从而所述第一源漏掺杂层与栅极结构形成的寄生电容较小，进而能够改善半导体结构性能。所述第一源漏掺杂层表面还可以高于衬底表面。
本实施例中，形成所述第一源漏掺杂层231的步骤包括：以所述栅极结构210和第一侧墙221为掩膜，在所述栅极结构210两侧的衬底上形成第一外延层；对所述第一外延层进行第一掺杂形成第一源漏掺杂层231。
形成第一外延层的工艺包括第一外延生长工艺。
本实施例中，对所述第一外延层进行第一掺杂的工艺包括原位掺杂工艺。在其他实施例中，对所述第一外延层进行第一掺杂的工艺还包括离子注入。
本实施例中，所形成的半导体结构为PMOS晶体管，则所述第一外延层的材料为硅锗。所述第一掺杂的掺杂源为硼原子。在其他实施例中，第一掺杂的工艺为离子注入，所述掺杂源为硼离子或BF2 +离子。
在其他实施例中，所形成的半导体结构为NMOS晶体管，则所述第一外延层的材料为碳化硅。所述第一掺杂的掺杂源为磷离子、砷离子、磷原子或砷原子。
如果所述第一源漏掺杂层231的厚度过大，所述第一源漏掺杂层231与所述栅极结构210在栅极结构210侧壁上的投影图形的重叠面积较大，又由于所述第一源漏掺杂层231距离所述栅极结构210较近，从而容易导致所形成半导体结构的寄生电容较大；如果所述第一源漏掺杂层231的厚度过小，容易减小所述第一源漏掺杂层231为所形成晶体管沟道提供的应力。本实施例中，所述第一源漏掺杂层231的厚度为2nm～12nm。
如果所述第一源漏掺杂层231中掺杂源的浓度过低，容易使后续形成的源漏掺杂区中的掺杂源浓度过低，从而影响源漏掺杂区的导电性能；如果所述第一源漏掺杂层231中掺杂源的浓度过高，容易产生材料浪费，且容易增加结漏电。具体的，本实施例中，所述第一源漏掺杂层231中掺杂源的浓度为1E17atoms/cm3～1E21atoms/cm3。
请参考图8，形成所述第一源漏掺杂层231之后，形成覆盖所述第一侧墙221侧壁的第二侧墙222。
所述第二侧墙222用于定义后续形成的第二源漏掺杂层232与第一侧墙221之间的距离。
本实施例中，所述第二侧墙222的材料为氮化硅。在其他实施例中，所述第二侧墙的材料还可以为氧化硅、氮氧化硅、碳氮化硅或碳氧化硅。
形成所述第二侧墙222的步骤包括：在所述第一侧墙221侧壁、栅极结构210顶部和所述第一源漏掺杂层231上形成第二侧墙层；去除所述栅极结构210顶部和所述第一源漏掺杂层231上的第二侧墙层，形成第二侧墙222。
形成所述第二侧墙层的工艺包括化学气相沉积工艺或物理气相沉积工艺。
去除所述栅极结构210顶部和所述第一源漏掺杂层231上的第二侧墙层的工艺包括相向异性干法刻蚀，各向异性干法刻蚀工艺在横向的刻蚀速率小于纵向的刻蚀速率，从而不容易去除所述第一侧墙221侧壁表面的第二侧墙层。
如果所述第二侧墙222的厚度过小，后续形成的第二源漏掺杂层与所述栅极结构210的距离过小，容易增加第二源漏掺杂层、第一侧墙221、第二侧墙222和栅极结构210构成的电容器的寄生电容值。另外，所述第二侧墙222的厚度过小，容易使后续形成的第二源漏掺杂层距离栅极结构210下方衬底过近，从而容易增加短沟道效应，进而容易影响所形成半导体结构的性能；如果所述第二侧墙222的厚度过大，后续形成的第二源漏掺杂层与所述栅极结构210下方衬底之间的距离过大，从而不利于使第二源漏掺杂层为晶体管沟道提供足够的应力，容易导致沟道中载流子迁移率较低。因此，本实施例中，所述第二侧墙222的厚度为3nm～15nm。
请参考图9和图10，图10是图9沿切割线5-6的剖面图，在所述栅极结构210两侧的第一源漏掺杂层231表面形成第二源漏掺杂层232，所述第二源漏掺杂层232侧壁到相邻栅极结构210侧壁的最小距离为第二距离，所述第二距离大于第一距离。
本实施例中，所述第二距离由所述第一侧墙221和第二侧墙222的厚度确定。所述第二源漏掺杂层232与栅极结构210之间具有第一侧墙221和第二侧墙222，所述第二距离较大。
本实施例中，由于所述第一源漏掺杂层231位于衬底表面，所述第一源漏掺杂层231顶部表面高于所述鳍部201顶部表面。所述第二源漏掺杂层232位于所述栅极结构210两侧的第一源漏掺杂层231表面，则所述第二源漏掺杂层232顶部表面高于所述鳍部201顶部表面。所述第二源漏掺杂层232、第一侧墙221、第二侧墙222以及栅极结构210构成寄生电容。由于所述第一源漏掺杂层231距离所述栅极结构210较近，所述第一源漏掺杂层231能够为沟道提供较大的应力，从而能够增加沟道载流子的迁移速率；此外，所述第二源漏掺杂层232与栅极结构210之间具有第一侧墙221和第二侧墙222，所述第二源漏掺杂层232与栅极结构210之间的间距较大，从而使所述寄生电容较小。因此，所述形成方法能够同时使半导体结构满足沟道载流子的迁移速率较大和寄生电容较小的特点。
在其他实施例中，所述第二源漏掺杂层还可以位于所述栅极结构两侧的衬底中，所述第二源漏掺杂层表面可以低于或齐平于衬底表面。当所述第二源漏掺杂层表面低于或齐平于衬底表面时，所述第二源漏掺杂层与栅极结构在所述栅极结构侧壁所在平面上的投影图形重叠较小，从而所述第二源漏掺杂层与栅极结构形成的寄生电容较小，进而能够改善半导体性能。所述第二源漏掺杂层表面还可以高于衬底表面。
本实施例中，形成所述第二源漏掺杂层232的步骤包括：以所述栅极结构210、第一侧墙221和第二侧墙222为掩膜，在所述栅极结构210两侧的第一源漏掺杂层231表面形成第二外延层；对所述第二外延层进行第二掺杂形成第二源漏掺杂层232。
形成第二外延层的工艺包括第二外延生长工艺。
本实施例中，对所述第二外延层进行第二掺杂的工艺包括原位掺杂工艺。在其他实施例中，对所述第二外延层进行第二掺杂的工艺还包括离子注入工艺。
本实施例中，所形成的半导体结构为PMOS晶体管，则所述第二外延层的材料为硅锗。所述第二源漏掺杂层231中的掺杂源为硼原子。在其他实施例中，所述第二掺杂的工艺为离子注入工艺，所述第二源漏掺杂层中的掺杂源为硼离子或BF2 +离子。
在其他实施例中，所形成的半导体结构为NMOS晶体管，则所述第二外延层的材料为碳化硅。所述第二源漏掺杂中的掺杂源为磷原子、砷原子、磷离子或砷离子。
如果所述第二源漏掺杂层232的尺寸过大，容易增加第二源漏掺杂层232在所述栅极结构210侧壁所在平面的投影面积，从而增加所形成半导体结构的寄生电容；如果所述第二源漏掺杂层232的尺寸过小，容易使后续形成的源漏掺杂区中掺杂源的浓度过小，从而影响源漏掺杂区的导电性能。具体的，本实施例中，所述第二源漏掺杂层232顶部到所述第一源漏掺杂层231顶部表面的尺寸为8nm～18nm；所述第二源漏掺杂层232顶部到所述鳍部201顶部表面的距离为10nm～30nm。
在其他实施例中，所述第一源漏掺杂层和第二源漏掺杂层全部或部分位于所述栅极结构两侧的衬底中，所述第二源漏掺杂层顶部到所述鳍部顶部表面的距离为0nm～10nm。
如果所述第二源漏掺杂层232中掺杂源的浓度过低，容易使后续形成的源漏掺杂区中的掺杂源浓度过低，从而影响源漏掺杂区的导电性能；如果所述第二源漏掺杂层232中掺杂源的浓度过高，容易产生材料浪费，且容易增加结漏电。具体的，本实施例中，所述第二源漏掺杂层232中掺杂源的浓度为1E17atoms/cm2～1E21atoms/cm2。
请参考图11，对所述第一源漏掺杂层231和第二源漏掺杂层232进行退火处理。
所述退火处理用于激活所述第一源漏掺杂层231和第二源漏掺杂层232中的掺杂源，并使掺杂源向所述鳍部201扩散，从而形成源漏掺杂区。
本实施例中，所述退火处理的工艺为快速热工艺或炉管工艺。
如果退火温度过低，不利于所述第一源漏掺杂层231和第二源漏掺杂层232中掺杂源的扩散；如果退火温度过高，容易增加对设备的要求，增加工艺成本。具体的，本实施例中，当所述退火处理的工艺为快速热工艺时，退火温度为800摄氏度～1200摄氏度；当所述退火处理的工艺为炉管工艺时，退火温度为600摄氏度～900摄氏度。
继续参考图9和图10，本发明实施例还提供一种半导体结构，包括：衬底；位于所述衬底上的栅极结构210；位于所述栅极结构210两侧的第一源漏掺杂层231，所述第一源漏掺杂层231侧壁到相邻栅极结构210侧壁的最小距离为第一距离；位于所述栅极结构210两侧的第一源漏掺杂层231表面的第二源漏掺杂层232，所述第二源漏掺杂层232侧壁到相邻栅极结构210侧壁的最小距离为第二距离，所述第二距离大于第一距离。
所述半导体结构还包括：覆盖所述栅极结构210侧壁的第一侧墙221，所述第一源漏掺杂层231位于所述第一侧墙221两侧；覆盖所述第一侧墙221侧壁的第二侧墙222，所述第二源漏掺杂层232位于所述第二侧墙222两侧。
所述第一侧墙221的厚度为2nm～10nm；所述第二侧墙222的厚度为3nm～15nm。
所述第一侧墙221和第二侧墙222的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅或碳氮化硅。
所述第一源漏掺杂层231位于所述栅极结构210两侧的衬底表面；或者，所述第一源漏掺杂层231位于所述栅极结构210两侧的衬底中。
所述衬底包括：基底200和位于所述基底200上的鳍部201。
所述基底200和鳍部201的材料为硅；所述第一源漏掺杂层231和第二源漏掺杂层232中具有掺杂源。
所述第一源漏掺杂层231和第二源漏掺杂层232的材料包括硅锗，所述第一源漏掺杂层231和第二源漏掺杂层232中的掺杂源包括硼原子、硼离子或BF2 +；或者，所述第一源漏掺杂层231和第二源漏掺杂层232的材料包括碳化硅，所述第一源漏掺杂层231和第二源漏掺杂层232中的掺杂源包括磷原子、砷原子、磷离子或砷离子。
所述第一源漏掺杂层231的厚度为2nm～12nm。所述第二源漏掺杂层232顶部到所述第一源漏掺杂层231顶部表面的距离为8nm～18nm。
本实施例中，所述半导体结构由上一实施例所述的形成方法形成，在此不多做赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成栅极结构；
在所述栅极结构两侧形成第一源漏掺杂层，所述第一源漏掺杂层侧壁到相邻栅极结构侧壁的最小距离为第一距离；
在所述栅极结构两侧的第一源漏掺杂层表面形成第二源漏掺杂层，所述第二源漏掺杂层侧壁到相邻栅极结构侧壁的最小距离为第二距离，所述第二距离大于第一距离。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一源漏掺杂层之前，还包括：形成覆盖所述栅极结构侧壁的第一侧墙；所述第一源漏掺杂层位于所述第一侧墙两侧；
形成所述第二源漏掺杂层之前，还包括：在所述第一源漏掺杂层上形成覆盖所述第一侧墙的第二侧墙，所述第二源漏掺杂层位于所述第二侧墙两侧。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一源漏掺杂层位于所述栅极结构两侧的衬底表面。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述第一源漏掺杂层的步骤包括：以所述栅极结构和第一侧墙为掩膜，在所述栅极结构两侧的衬底表面形成第一外延层；对所述第一外延层进行第一掺杂，形成所述第一源漏掺杂层；
形成所述第二源漏掺杂层的步骤包括：以所述栅极结构、第一侧墙和第二侧墙为掩膜，在所述第二侧墙两侧的第一源漏掺杂层表面形成所述第二外延层；对所述第二外延层进行第二掺杂，形成所述第二源漏掺杂层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，还包括：对所述第一源漏掺杂层和第二源漏掺杂层进行退火处理。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一源漏掺杂层位于所述栅极结构两侧的衬底中。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述第一源漏掺杂层的步骤包括：以所述栅极结构和第一侧墙为掩膜，在所述栅极结构两侧的衬底中形成凹槽；在所述凹槽中形成第一外延层；对所述第一外延层进行第一掺杂，形成第一源漏掺杂层；形成所述第二源漏掺杂层的步骤包括：以所述栅极结构、第一侧墙和第二侧墙为掩膜，在所述第二侧墙两侧的第一源漏掺杂层表面形成所述第二外延层；对所述第二外延层进行第二掺杂，形成所述第二源漏掺杂层。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一侧墙的厚度为2nm～10nm；所述第二侧墙的厚度为3nm～15mn。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一侧墙和第二侧墙的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅或碳氮化硅。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二源漏掺杂层顶部表面高于所述衬底表面。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一源漏掺杂层的厚度为2nm～12nm；所述第二源漏掺杂层顶部到所述第一源漏掺杂层顶部表面的距离为8nm～18nm。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底的材料为硅；所述第一源漏掺杂层和第二源漏掺杂层中具有掺杂源；
所述第一源漏掺杂层的材料包括硅锗，所述第一源漏掺杂层中的掺杂源包括硼原子、硼离子或BF2 +离子；或者，所述第一源漏掺杂层和第二源漏掺杂层的材料包括碳化硅，所述第一源漏掺杂层和第二源漏掺杂层的掺杂源包括磷原子、砷原子、磷离子或砷离子。
13.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的栅极结构；
位于所述栅极结构两侧的第一源漏掺杂层，所述第一源漏掺杂层侧壁到相邻栅极结构侧壁的最小距离为第一距离；
位于所述栅极结构两侧的第一源漏掺杂层表面的第二源漏掺杂层，所述第二源漏掺杂层侧壁到相邻栅极结构侧壁的最小距离为第二距离，所述第二距离大于第一距离。
14.如权利要求13所述的半导体结构，其特征在于，还包括：覆盖所述栅极结构侧壁的第一侧墙，所述第一源漏掺杂层位于所述第一侧墙两侧；
覆盖所述第一侧墙侧壁的第二侧墙，所述第二源漏掺杂层位于所述第二侧墙两侧。
15.如权利要求14所述的半导体结构，其特征在于，所述第一侧墙的厚度为2nm～10nm；所述第二侧墙的厚度为3nm～15nm。
16.如权利要求14所述的半导体结构，其特征在于，所述第一侧墙和第二侧墙的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅或碳氮化硅。
17.如权利要求13所述的半导体结构，其特征在于，所述第二源漏掺杂层顶部表面高于所述衬底表面。
18.如权利要求13所述的半导体结构，其特征在于，所述第一源漏掺杂层位于所述栅极结构两侧的衬底表面；或者，所述第一源漏掺杂层位于所述栅极结构两侧的衬底中。
19.如权利要求13所述的半导体结构，其特征在于，所述衬底的材料为硅；所述第一源漏掺杂层和第二源漏掺杂层中具有掺杂源；
所述第一源漏掺杂层和第二源漏掺杂层的材料包括硅锗，所述第一源漏掺杂层和第二源漏掺杂层中的掺杂源包括硼原子、硼离子或BF2 +离子；或者，所述第一源漏掺杂层和第二源漏掺杂层的材料包括碳化硅，所述第一源漏掺杂层和第二源漏掺杂层中的掺杂源包括磷原子、砷原子、磷离子或砷离子。
20.如权利要求13所述的半导体结构，其特征在于，所述第一源漏掺杂层的厚度为2nm～12nm；所述第二源漏掺杂层顶部到所述第一源漏掺杂层顶部表面的距离为8nm～18nm。
CN201710611944.6A 2017-07-25 2017-07-25 半导体结构及其形成方法 Active CN109300789B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710611944.6A CN109300789B (zh) 2017-07-25 2017-07-25 半导体结构及其形成方法
US16/043,040 US10453921B2 (en) 2017-07-25 2018-07-23 Semiconductor structure and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710611944.6A CN109300789B (zh) 2017-07-25 2017-07-25 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN109300789A true CN109300789A (zh) 2019-02-01
CN109300789B CN109300789B (zh) 2021-07-09

Family

ID=65039063

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710611944.6A Active CN109300789B (zh) 2017-07-25 2017-07-25 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US10453921B2 (zh)
CN (1) CN109300789B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210029642A (ko) * 2019-09-05 2021-03-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 탄소 나노 튜브를 이용한 전계 효과 트랜지스터 제조 방법 및 전계 효과 트랜지스터
CN112582268A (zh) * 2019-09-30 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及形成方法
CN113903807A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114256347A (zh) * 2020-09-21 2022-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109300789B (zh) * 2017-07-25 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112310190A (zh) * 2019-07-30 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11502197B2 (en) * 2019-10-18 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxial layers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100502006C (zh) * 2005-01-06 2009-06-17 索尼株式会社 绝缘栅极场效应晶体管及其制造方法
CN103137479A (zh) * 2011-11-24 2013-06-05 中芯国际集成电路制造(上海)有限公司 金属氧化物半导体管及其制作方法
US20140183665A1 (en) * 2012-12-27 2014-07-03 United Microelectronics Corp. Semiconductor structure and method of fabricating mos device
CN103915341A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9105742B1 (en) * 2014-03-27 2015-08-11 International Business Machines Corporation Dual epitaxial process including spacer adjustment

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2551127B2 (ja) * 1989-01-07 1996-11-06 三菱電機株式会社 Ｍｉｓ型半導体装置およびその製造方法
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
US6160299A (en) * 1997-08-29 2000-12-12 Texas Instruments Incorporated Shallow-implant elevated source/drain doping from a sidewall dopant source
US6278165B1 (en) * 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
US6124627A (en) * 1998-12-03 2000-09-26 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region
JP3490046B2 (ja) * 2000-05-02 2004-01-26 シャープ株式会社 半導体装置及びその製造方法
WO2003105206A1 (en) * 2002-06-10 2003-12-18 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US6906360B2 (en) * 2003-09-10 2005-06-14 International Business Machines Corporation Structure and method of making strained channel CMOS transistors having lattice-mismatched epitaxial extension and source and drain regions
JP2005158786A (ja) * 2003-11-20 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法
US7892928B2 (en) * 2007-03-23 2011-02-22 International Business Machines Corporation Method of forming asymmetric spacers and methods of fabricating semiconductor device using asymmetric spacers
US9449883B2 (en) * 2009-06-05 2016-09-20 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
US8741725B2 (en) * 2010-11-10 2014-06-03 International Business Machines Corporation Butted SOI junction isolation structures and devices and method of fabrication
US8546203B1 (en) * 2012-07-17 2013-10-01 International Business Machines Corporation Semiconductor structure having NFET extension last implants
US8673699B2 (en) * 2012-07-17 2014-03-18 International Business Machines Corporation Semiconductor structure having NFET extension last implants
US9029208B2 (en) * 2012-11-30 2015-05-12 International Business Machines Corporation Semiconductor device with replacement metal gate and method for selective deposition of material for replacement metal gate
US9455346B2 (en) * 2013-12-09 2016-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Channel strain inducing architecture and doping technique at replacement poly gate (RPG) stage
US10158003B2 (en) * 2015-08-12 2018-12-18 International Business Machines Corporation Epitaxial and silicide layer formation at top and bottom surfaces of semiconductor fins
US9673293B1 (en) * 2016-02-18 2017-06-06 International Business Machines Corporation Airgap spacers
US10998443B2 (en) * 2016-04-15 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Epi block structure in semiconductor product providing high breakdown voltage
US9893189B2 (en) * 2016-07-13 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing contact resistance in semiconductor structures
CN108807179B (zh) * 2017-05-05 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109148447B (zh) * 2017-06-16 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109300789B (zh) * 2017-07-25 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100502006C (zh) * 2005-01-06 2009-06-17 索尼株式会社 绝缘栅极场效应晶体管及其制造方法
CN103137479A (zh) * 2011-11-24 2013-06-05 中芯国际集成电路制造(上海)有限公司 金属氧化物半导体管及其制作方法
US20140183665A1 (en) * 2012-12-27 2014-07-03 United Microelectronics Corp. Semiconductor structure and method of fabricating mos device
CN103915341A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9105742B1 (en) * 2014-03-27 2015-08-11 International Business Machines Corporation Dual epitaxial process including spacer adjustment

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210029642A (ko) * 2019-09-05 2021-03-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 탄소 나노 튜브를 이용한 전계 효과 트랜지스터 제조 방법 및 전계 효과 트랜지스터
KR102293697B1 (ko) * 2019-09-05 2021-08-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 탄소 나노 튜브를 이용한 전계 효과 트랜지스터 제조 방법 및 전계 효과 트랜지스터
US11165032B2 (en) 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
CN112582268A (zh) * 2019-09-30 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及形成方法
CN113903807A (zh) * 2020-07-06 2022-01-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114256347A (zh) * 2020-09-21 2022-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN109300789B (zh) 2021-07-09
US20190035892A1 (en) 2019-01-31
US10453921B2 (en) 2019-10-22

Similar Documents

Publication Publication Date Title
CN109300789A (zh) 半导体结构及其形成方法
US8728885B1 (en) Methods of forming a three-dimensional semiconductor device with a nanowire channel structure
US9711417B2 (en) Fin field effect transistor including a strained epitaxial semiconductor shell
CN103426769B (zh) 半导体器件制造方法
CN104752211B (zh) 鳍式场效应晶体管及其形成方法
US8877588B2 (en) Methods of forming a three-dimensional semiconductor device with a dual stress channel and the resulting device
CN100433276C (zh) 具有区域化应力结构的金属氧化物半导体的场效应晶体管
CN103426768A (zh) 半导体器件制造方法
CN108074973A (zh) 半导体结构及其形成方法
CN103578996A (zh) 晶体管制造方法
CN104916540B (zh) 一种应变沟道晶体管及其制备方法
CN116825818A (zh) 栅极全包覆式纳米线场效晶体管装置
US9112030B2 (en) Epitaxial structure and process thereof for non-planar transistor
US8802528B2 (en) Vertical PMOS field effect transistor and manufacturing method thereof
CN110176402A (zh) 一种fdsoi pmos浅掺杂离子注入方法
CN114068705B (zh) 半导体结构及其形成方法
CN106024713B (zh) 一种半导体器件及其制备方法、电子装置
CN104752210B (zh) 晶体管的制造方法
WO2023108784A1 (zh) 一种半导体器件及其制造方法
CN106206316A (zh) 一种金属氧化物半导体场效应晶体管的制造方法
CN102623342B (zh) 具有封装的压力源区域的半导体装置及制作方法
CN103426766B (zh) Pmos晶体管及其形成方法
CN107799472A (zh) 一种半导体器件的制造方法
CN107919368B (zh) 一种半导体器件及其制造方法、电子装置
CN104733308B (zh) 半导体器件的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant