CN109273439A - 一种功率器件保护芯片及其制作方法 - Google Patents

Abstract

本发明提供一种功率器件保护芯片及其制作方法，包括：在第一导电类型的衬底上表面生长第一导电类型的外延层；在所述外延层内形成自上而下呈宽度递减的第一阶梯沟槽和第二阶梯沟槽；形成贯穿所述外延层并延伸至所述衬底的隔离沟槽；在所述第一阶梯沟槽、所述第二阶梯沟槽以及所述隔离沟槽的侧壁形成第一介质层；在所述隔离沟槽内形成第二介质层；在所述第一阶梯沟槽和所述第二阶梯沟槽内的每一级阶梯分别形成金属层；在所述外延层上表面形成第三介质层和正面电极；所述正面电极还贯穿所述第三介质层与所述第一阶梯沟槽和所述第二阶梯沟槽内的金属层连接，节省了芯片面积，并且获得了更高的抗浪涌能力。

Description

一种功率器件保护芯片及其制作方法

技术领域

本发明涉及半导体技术领域，具体涉及一种功率器件保护芯片及其制作方法。

背景技术

浪涌保护芯片是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容浪涌保护芯片适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。

静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，浪涌保护芯片通常用来保护敏感电路不受到浪涌的冲击。基于不同的应用，浪涌保护芯片可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。目前的功率器件保护芯片为了获得更高的抗浪涌能力，需要的芯片面积越来越大，不能满足现有对芯片面积的需求。

发明内容

本发明正是基于上述问题，提出了一种功率器件保护芯片及其制作方法，能够节省芯片面积，并且获得更高的抗浪涌能力。

有鉴于此，本发明实施例一方面提出了一种功率器件保护芯片，该功率器件保护芯片包括：

第一导电类型的衬底；

第一导电类型的外延层，生长于所述衬底上表面，所述外延层分别形成有自上而下呈宽度递减的第一阶梯沟槽和第二阶梯沟槽；

隔离沟槽，贯穿所述外延层并延伸至所述衬底，所述隔离沟槽位于所述第一阶梯沟槽和所述第二阶梯沟槽之间；

第一介质层，形成于所述第一阶梯沟槽、所述第二阶梯沟槽以及所述隔离沟槽的侧壁；

第二介质层，形成于所述隔离沟槽内；

金属层，分别形成于所述第一阶梯沟槽和所述第二阶梯沟槽内的每一级阶梯；

第三介质层，形成于所述外延层上表面；

第一正面电极，形成于所述第三介质层的上表面并贯穿所述第三介质层与所述第一阶梯沟槽中的金属层连接；

第二正面电极，形成于所述第三介质层的上表面并贯穿所述第三介质层与所述第二阶梯沟槽中的金属层连接。

进一步地，所述第一阶梯沟槽和所述第二阶梯沟槽的每一级阶梯的高度大致相等。

进一步地，所述隔离沟槽的宽度大于所述第一阶梯沟槽中宽度最小的阶梯的宽度的50％，所述隔离沟槽的宽度大于所述第二阶梯沟槽中宽度最小的阶梯的宽度的50％。

进一步地，所述第一阶梯沟槽和所述第二阶梯沟槽的每一级阶梯内填充的金属为不同的金属。

进一步地，所述第一阶梯沟槽和所述第二阶梯沟槽均为三级阶梯沟槽。

本发明实施例另一方面提供一种功率器件保护芯片的制作方法，该方法包括：

提供第一导电类型的衬底；

在所述衬底上表面生长第一导电类型的外延层；

在所述外延层内形成自上而下呈宽度递减的第一阶梯沟槽和第二阶梯沟槽；

形成贯穿所述外延层并延伸至所述衬底的隔离沟槽，所述隔离沟槽位于所述第一阶梯沟槽和所述第二阶梯沟槽之间；

在所述第一阶梯沟槽、所述第二阶梯沟槽以及所述隔离沟槽的侧壁形成第一介质层；

在所述隔离沟槽内形成第二介质层；

在所述第一阶梯沟槽和所述第二阶梯沟槽内的每一级阶梯分别形成金属层；

在所述外延层上表面形成第三介质层；

在所述第三介质层上表面形成第一正面电极，所述第一正面电极还贯穿所述第三介质层与所述第一阶梯沟槽内的金属层连接；

在所述第三介质层上表面形成第二正面电极，所述第二正面电极还贯穿所述第三介质层与所述第二阶梯沟槽内的金属层连接。

进一步地，所述第一阶梯沟槽和所述第二阶梯沟槽的每一级阶梯的高度大致相等。

进一步地，所述隔离沟槽的宽度大于所述第一阶梯沟槽中宽度最小的阶梯的宽度的50％，所述隔离沟槽的宽度大于所述第二阶梯沟槽中宽度最小的阶梯的宽度的50％。

进一步地，所述第一阶梯沟槽和所述第二阶梯沟槽的每一级阶梯内填充的金属为不同的金属。

进一步地，所述第一阶梯沟槽和所述第二阶梯沟槽均为三级阶梯沟槽。

本发明实施例的技术方案通过提供第一导电类型的衬底；在所述衬底上表面生长第一导电类型的外延层；在所述外延层内形成自上而下呈宽度递减的第一阶梯沟槽和第二阶梯沟槽；形成贯穿所述外延层并延伸至所述衬底的隔离沟槽，所述隔离沟槽位于所述第一阶梯沟槽和所述第二阶梯沟槽之间；在所述第一阶梯沟槽、所述第二阶梯沟槽以及所述隔离沟槽的侧壁形成第一介质层；在所述隔离沟槽内形成第二介质层；在所述第一阶梯沟槽和所述第二阶梯沟槽内的每一级阶梯分别形成金属层；在所述外延层上表面形成第三介质层；在所述第三介质层上表面形成第一正面电极，所述第一正面电极还贯穿所述第三介质层与所述第一阶梯沟槽内的金属层连接；在所述第三介质层上表面形成第二正面电极，所述第二正面电极还贯穿所述第三介质层与所述第二阶梯沟槽内的金属层连接，从而节省了芯片面积，并且获得了更高的抗浪涌能力。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明的一个实施例提供的功率器件保护芯片的制作方法的流程示意图；

图2是本发明的一个实施例提供的功率器件保护芯片的结构示意图；

图3至图9是本发明的一个实施例提供的功率器件保护芯片的制作方法步骤的结构示意图；

图10是本发明的一个实施例提供的功率器件保护芯片结构的等效电路图；

图中：1、衬底；2、外延层；3、第一阶梯沟槽；31、第一子沟槽；32、第二子沟槽；33、第三子沟槽；4、第二阶梯沟槽；5、隔离沟槽；6、第一介质层；7、第二介质层；81、第一级金属层；82、第二级金属层；83、第三级金属层；9、第三介质层；10、第一正面电极；11、第二正面电极；a1、第一二极管；a2、第二二极管；a3、第三二极管；b1、第四二极管；b2、第五二极管；b3、第六二极管。

具体实施方式

以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

以下结合图1至图10对本发明实施例提供的一种功率器件保护芯片及其制作方法进行详细说明。

下面参阅附图，对本发明实施例一种功率器件保护芯片的制作方法加以详细阐述。

如图1和图2所示，该功率器件保护芯片的制作方法包括：

步骤S01：提供第一导电类型的衬底1；在所述衬底1上表面生长第一导电类型的外延层2；

步骤S02：在所述外延层2内形成自上而下呈宽度递减的第一阶梯沟槽3和第二阶梯沟槽4；

步骤S03：形成贯穿所述外延层2并延伸至所述衬底1的隔离沟槽5，所述隔离沟槽5位于所述第一阶梯沟槽3和所述第二阶梯沟槽4之间；

步骤S04：在所述第一阶梯沟槽3、所述第二阶梯沟槽4以及所述隔离沟槽5的侧壁形成第一介质层6；

步骤S05：在所述隔离沟槽5内形成第二介质层7；

步骤S06：在所述第一阶梯沟槽3和所述第二阶梯沟槽4内的每一级阶梯分别形成金属层；

步骤S07：在所述外延层2上表面形成第三介质层9；在所述第三介质层9上表面形成第一正面电极10，所述第一正面电极10还贯穿所述第三介质层9与所述第一阶梯沟槽3内的金属层连接；在所述第三介质层9上表面形成第二正面电极11，所述第二正面电极11还贯穿所述第三介质层9与所述第二阶梯沟槽4内的金属层连接。

本发明在传统功率器件保护芯片的基础上进行改进提出了一种双向单路低电容功率器件保护芯片。本发明实施例通过在所述第一阶梯沟槽3和所述第二阶梯沟槽4内分别填充不同的金属层，从而使得不同的金属层与所述外延层2接触，从而形成两组串联在一起的三路并联肖特基二极管，不仅节省了芯片面积，降低了工艺难度，从而减小了芯片制造成本，还保证了电流的稳定性，从而使得芯片的保护特性和可靠性都得到了提升。

具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。

具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

请参阅附图3，执行步骤S01，具体为：提供第一导电类型的衬底1；在所述衬底1上表面生长第一导电类型的外延层2。在本发明的一些实施例中，所述衬底1例如是单晶硅衬底1，并且掺杂浓度例如为1e15atoms/cm3。其中，在第一导电类型的衬底1上表面生长第一导电类型的外延层2的方式不限于固定的一种方式，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。优选的，所述外延层2和所述衬底1同为硅材料制成，使得所述衬底1和所述外延层2有相同晶体结构的硅表面，从而保持对杂质类型和浓度的控制。由于自掺杂效应，在外延生长过程中，来自所述衬底1的掺杂剂可以进入外延层2中，从而改变外延半导体层的导电性。所述外延层2将所述衬底1的上表面覆盖，并设有一定的厚度。需要说明的是，所述外延层2的厚度例如为3～10微米。所述外延层2的本征掺杂浓度的范围例如为1e11～1e14atoms/cm。所述外延层2以及所述衬底1用于调整所述功率器件保护芯片的反向击穿电压，不参与形成PN结。优选的，通过调节从所述衬底1至所述外延层2的掺杂浓度，可以控制所述功率器件保护芯片的击穿电压，例如位于2-48V或更大的范围内。

请参阅附图4，执行步骤S02，具体为：在所述外延层2内形成自上而下呈宽度递减的第一阶梯沟槽3和第二阶梯沟槽4。首先，通过在所述外延层2的上表面制备并覆盖第一层掩模，该掩模包含暴露所述第一阶梯沟槽3的全部上表面的开口。在本发明的一些实施例中，在该掩膜的开口通过在所述外延层2中进行干法刻蚀形成第一子沟槽31，继续在形成的所述第一子沟槽31的底面制备并覆第二层掩膜，通过在所述外延层2中进行干法刻蚀形成第二子沟槽32，其次，在形成的所述第二子沟槽32的底面制备并覆盖第三层掩膜，通过在所述外延层2中进行干法刻蚀形成第三子沟槽33，最后去除掩膜，分别形成的所述第一子沟槽31、所述第二子沟槽32和所述第三子沟槽33相互连通，整体形成了一个阶梯沟槽。此时，所述第一子沟槽31、所述第二子沟槽32和所述第三子沟槽33的剖面图型为方形或方形的形状或矩形或近似矩形的形状。由于所述第二子沟槽32是通过在所述第一子沟槽31底面干法刻蚀形成，所述第三子沟槽33通过在所述第二子沟槽32底面通过干法刻蚀形成，因此，所述第一子沟槽31的宽度大于所述第二子沟槽32的宽度，所述第二子沟槽32的宽度大于所述第三子沟槽33的宽度，从而形成了自下而上呈宽度递减的第一阶梯沟槽3。在本发明的另一些实施例中，所述第二子沟槽32形成于所述第一子沟槽31下侧的中心位置，所述第三子沟槽33形成于所述第二子沟槽32下侧的中心位置，使得所述第一子沟槽31和所述第二子沟槽32相对于所述第三子沟槽33对称设置。在此步骤中所形成的第一阶梯沟槽3，用于便于在后续步骤中使用填充物进行填充。需要说明的是，所述第二阶梯沟槽4与所述第一阶梯沟槽3对称且相同，所述第二阶梯沟槽4的制造工艺与所述第一阶梯沟槽3的制造工艺也相同，因此，所述第二阶梯沟槽4的形成过程可以参考前述的所述第一阶梯沟槽3的形成过程，在此不再赘述。

进一步地，所述第一阶梯沟槽3和所述第二阶梯沟槽4均为三级阶梯沟槽。为方便说明，本发明以所述第一阶梯沟槽3和所述第二阶梯沟槽4均为三级阶梯沟槽为例进行描述，但并不限于此，所述第一阶梯沟槽3和所述第二阶梯沟槽4还可以为二级阶梯沟槽，或四级阶梯沟槽或其他级阶梯沟槽，本领域技术人员可以根据实际情况选择不同的阶梯沟槽。

请参阅附图5，执行步骤S03，具体为：形成贯穿所述外延层2并延伸至所述衬底1的隔离沟槽5，所述隔离沟槽5位于所述第一阶梯沟槽3和所述第二阶梯沟槽4之间。在本发明的一些实施例中，在所述外延层2中还形成了贯穿所述外延层2并延伸至所述衬底1的隔离沟槽5，所述隔离沟槽5为深沟槽，并与所述衬底1接触。具体地，所述阶梯沟槽至少为两个，在每两个阶梯沟槽之间制备隔离沟槽5，用于将两个所述阶梯沟槽相互分隔开。在所述外延层2的上表面制备并覆盖一层掩膜，该掩模包含暴露所述隔离沟槽5的全部上表面的开口，并在该掩膜的开口通过在所述外延层2中进行干法刻蚀，最后去除掩膜，形成所述隔离沟槽5。

请参阅附图6，执行步骤S04，具体为：在所述第一阶梯沟槽3、所述第二阶梯沟槽4以及所述隔离沟槽5的侧壁形成第一介质层6。具体地，所述第一介质层6的材料为氧化硅或氮化硅或氮氧化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述第一介质层6。优选的，所述第一介质层6为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。另外，所述第一介质层6设有一定的厚度，使得所述第一介质层6起到隔离电流和绝缘的作用。更具体地，所述第一介质层6与硅接触，还可以更好地抵消在所述外延层2内形成的阶梯沟槽的应力作用。在本发明的一些实施例中，在形成所述第一阶梯沟槽3、所述第二阶梯沟槽4和所述隔离沟槽5之后，分别在所述功率器件保护芯片的正面形成一层介质层，此时所述外延层2的上表面、所述第一阶梯沟槽3和所述第二阶梯沟槽4的内侧壁和底面，以及所述隔离沟槽5的内侧壁和底面上，都覆盖了一层介质层，然后通过刻蚀去除所述第一阶梯沟槽3、所述第二阶梯沟槽4和所述隔离沟槽5的底面上覆盖的介质层，以及去除所述第一外延层2上表面覆盖的介质层，保留所述第一阶梯沟槽3侧壁和所述第二阶梯沟槽4侧壁上的介质层和所述隔离沟槽5侧壁上的介质层，从而形成所述第一介质层6，保证了所述第一阶梯沟槽3和所述第二阶梯沟槽4的底面分别与所述外延层2充分接触，所述隔离沟槽5的底面与所述衬底1充分接触，也便于在之后的步骤中在所述外延层2的上表面进行的工艺流程。

请参阅附图7，执行步骤S05，具体为：在所述隔离沟槽5内形成第二介质层7。在本发明的一些实施例中，所述第二介质层7的材料为氮化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述第二介质层7。优选的，所述第一介质层6为氮化形成的氮化硅层，由于所述隔离沟槽5为深沟槽，深沟槽容易造成形成过程中应力的增大从而造成硅片翘曲，因此在刻蚀形成沟槽的过程中需要增加隔离沟槽5宽度以达到降低应力的目的，但是这样会增加制造成本，此时，氮化硅加氧化硅的结构能在沟槽面积最小的情况下降低应力，而在所述隔离沟槽5内形成氮化硅，可以使得所述功率器件保护芯片内部的硅和氧化硅的界面以及氧化硅和氮化硅的界面的应力方向刚好相反，从而互相抵消了应力。

进一步地，所述衬底1的掺杂浓度高于所述外延层2的掺杂浓度。在本发明的一些实施例中，在所述衬底1上生长所述外延层2的过程中，由于所述外延层2在所述衬底1的基础上形成，因此所述衬底1的掺杂浓度高于所述外延层2的掺杂浓度。此时所述外延层2的电阻率高于所述衬底1的电阻率，从而可以调节所述功率器件保护芯片的整体器件电阻率，获得更多的抗浪涌能力。

请参阅附图8，执行步骤S06，具体地：在所述第一阶梯沟槽3和所述第二阶梯沟槽4内的每一级阶梯分别形成金属层。在本发明的一些实施例中，在所述第一阶梯沟槽3和所述第二阶梯沟槽4内的每一级阶梯都分别形成金属层，从而将所述第一阶梯沟槽3和所述第二阶梯沟槽4全都填充满，并进行快速退火，最终形成所述第一阶梯沟槽3和所述第二阶梯沟槽4内的金属层。由于在上述步骤中，所述第一阶梯沟槽3和所述第二阶梯沟槽4的侧壁上形成有介质层，而在所述第一阶梯沟槽3和所述第二阶梯沟槽4的底面上形成的介质层被干法刻蚀去除，此时的所述第一阶梯沟槽3和所述第二阶梯沟槽4内的每一级阶梯内的底面上形成的介质层也都被干法刻蚀去除。具体地，在所述第一阶梯沟槽3和所述第二阶梯沟槽4内的每一级阶梯中分别形成的金属层也都通过所述每一级阶梯中的底面与所述外延层2充分接触，而在所述第一阶梯沟槽3和所述第二阶梯沟槽4内的每一级阶梯中的侧壁也将金属层与外延层2部分隔离，因此，在所述第一阶梯沟槽3和所述第二阶梯沟槽4内的每一级阶梯中分别形成的金属层在所述每一级阶梯的底面与所述外延层2形成肖特基接触，从而形成并联的肖特基二极管。

进一步地，所述第一阶梯沟槽3和所述第二阶梯沟槽4的每一级阶梯的高度大致相等。需要说明的是，所述第一阶梯沟槽3和所述第二阶梯沟槽4的每一级阶梯的高度大致相等，从而在所述第一阶梯沟槽3和所述第二阶梯沟槽4的每一级阶梯内填充的金属层的高度也大致相等，从而使得每一级阶梯内填充的金属层与所述外延层2接触形成的肖特基二极管的电阻大致相同，减小每个肖特基二极管之间的电阻差异，从而提升所述肖特基二极管的可靠性。

进一步地，所述隔离沟槽5的宽度大于所述第一阶梯沟槽3中宽度最小的阶梯的宽度的50％，所述隔离沟槽5的宽度大于所述第二阶梯沟槽4中宽度最小的阶梯的宽度的50％，需要说明的是，所述第一阶梯沟槽3与所述第二阶梯沟槽4对称且相同，所述隔离沟槽5的宽度大于所述第一阶梯沟槽3和所述第二阶梯沟槽4中宽度最小的阶梯的宽度的50％，大大减小了在所述功率器件保护芯片形成过程中产生的应力。

进一步地，所述第一阶梯沟槽3和所述第二阶梯沟槽4的每一级阶梯内填充的金属为不同的金属。在本发明的一些实施例中，所述第一阶梯沟槽3和所述第二阶梯沟槽4均为三级阶梯沟槽，因此，所述第一阶梯沟槽3和所述第二阶梯沟槽4内分别形成有三层高度大致相同的金属层。具体地，在形成所述第一阶梯沟槽内的金属层的过程中，先在所述第三子沟槽33内形成第三级金属层83，然后在所述第二子沟槽32内形成第二级金属层82，最后在所述第一子沟槽31内形成第一级金属层81。更具体地，要求所述第一级金属层81的肖特基势垒高度大于所述第二级金属层82的肖特基势垒高度，所述第二级金属层82的肖特基势垒高度大于所述第一级金属层81的肖特基势垒高度，使得所述第一级金属层81、所述第二级金属层82和所述第三级金属层83分别与所述外延层2形成的肖特基二极管可以在不同电压下导通，这样低压的时候快速开启，高压情况快速泄流，进一步提升了所述功率器件保护芯片的性能。需要说明的是，由于所述第二阶梯沟槽4与所述第一阶梯沟槽对称且相同，因此，在所述第二阶梯沟槽4内形成三级金属层的过程可以参照所述第一阶梯沟槽3内形成三级金属层的过程，在此不再赘述。

请参阅附图9，执行步骤S07，具体地：在所述外延层2上表面形成第三介质层9；在所述第三介质层9上表面形成第一正面电极10，所述第一正面电极10还贯穿所述第三介质层9与所述第一阶梯沟槽3内的金属层连接；在所述第三介质层9上表面形成第二正面电极11，所述第二正面电极11还贯穿所述第三介质层9与所述第二阶梯沟槽4内的金属层连接。在本发明的一些实施例中，通过退火工艺，可以在所述外延层2的上表面形成第三介质层9，所述第三介质层9与所述第一介质层6的材料相同，所述第三介质层9的制造工艺与所述第一介质层6的制造工艺也相同，因此，所述第三介质层9的形成过程可以参考所述第一介质层6的形成过程，在此不再赘述。然后继续在所述第三介质层9的上表面形成具有一定厚度的第一金属层和第二金属层。在本发明的另一些实施例中，所述第一金属层和所述第二金属层分别与所述第一阶梯沟槽3和所述第二阶梯沟槽4对应，所述第一金属层和所述第二金属层相互分离，不进行连接。所述第一金属层包括形成于所述第三介质层9上表面的第一部分，以及贯穿所述第三介质层9并与所述阶梯沟槽内的金属层连接的第二部分，同样的，所述第一金属层与所述第二金属层相对于所述隔离沟槽5对称，因此所述第二金属层也包括形成于所述第三介质层9上表面的第一部分以及贯穿所述第三介质层9并与所述阶梯沟槽内的金属层连接的第二部分。具体地，可以先在所述第三介质层9上表面刻蚀接触孔，在所述接触孔内填充金属层，形成所述第一金属层和所述第二金属层的第二部分。所述第一金属层和所述第二金属层分别形成所述功率器件保护芯片的第一正面电极10和第二正面电极11。所述第三介质层9用于隔离和保护所述外延层2以及其他不能与所述第一正面电极10和所述第二正面电极11直接接触的结构。

在本发明的一些实施例中，所述第一金属层和所述第二金属层上表面还可以覆盖有钝化层，所述钝化层用于保护所述第一金属层和所述第二金属层，以至于保护整个所述功率器件保护芯片。

本发明实施例通过在所述第一阶梯沟槽3和所述第二阶梯沟槽4内分别填充三种不同类型金属，在正向电压工作时所述第三级金属层83与所述外延层2接触形成的肖特基二极管最早导通，在电流增大后，随着所述功率器件保护芯片的导通电阻增大，所述第二级金属层82和所述第一级金属层81分别与所述外延层2接触形成的肖特基二极管依次导通，保证了电流的稳定性，从而使得所述功率器件保护芯片的抗浪涌能力得到了很大的提高。另外，本发明提供的功率器件保护芯片节省了芯片面积，降低了工艺难度低，还减小了器件制造成本。

如图2所示，本发明实施例提供一种功率器件保护芯片，所示功率器件保护芯片包括：

第一导电类型的衬底1；

第一导电类型的外延层2，生长于所述衬底1上表面，所述外延层2分别形成有自上而下呈宽度递减的第一阶梯沟槽3和第二阶梯沟槽4；

隔离沟槽5，贯穿所述外延层2并延伸至所述衬底1，所述隔离沟槽5位于所述第一阶梯沟槽3和所述第二阶梯沟槽4之间；

第一介质层6，形成于所述第一阶梯沟槽3、所述第二阶梯沟槽4以及所述隔离沟槽5的侧壁；

第二介质层7，形成于所述隔离沟槽5内；

金属层，分别形成于所述第一阶梯沟槽3和所述第二阶梯沟槽4内的每一级阶梯；

第三介质层9，形成于所述外延层2上表面；

第一正面电极10，形成于所述第三介质层9的上表面并贯穿所述第三介质层9与所述第一阶梯沟槽3中的金属层连接；

第二正面电极11，形成于所述第三介质层9的上表面并贯穿所述第三介质层9与所述第二阶梯沟槽4中的金属层连接。

具体地，所述第一导电类型为P型掺杂和N型掺杂中的一种，所述第二导电类型为P型掺杂与N型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为N型掺杂，从而所述第二导电类型为P型掺杂；所述第一导电类型还可以为P型掺杂，从而所述第二导电类型为N型掺杂。在接下来的实施例中，均以所述第一导电类型为P型掺杂，所述第二导电类型为N型掺杂为例进行描述，但并不对此进行限定。

具体地，P型衬底和P型外延都属于P型半导体，N型衬底和N型外延都属于N型半导体。所述P型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述N型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

在本发明的一些实施例中，如图2所示，所述功率器件保护芯片包括第一导电类型的衬底1和第一导电类型的外延层2，所述外延层2生长于所述衬底1上表面。具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。

在本发明的一些实施例中，如图2所示，所述第一正面电极10与所述第一阶梯沟槽3内的第一级金属层81部分或全部上表面连接，所述第二正面电极11与所述第二阶梯沟槽4内的第一级金属层81部分或全部上表面连接，保证所述第一正面电极10和所述第二正面电极11分别与所述第一阶梯沟槽3内的第一级金属层81和所述第二阶梯沟槽4内的第一级金属层81的接触良好，避免出现接触不良。

目前的瞬态电压抑制器大部分仅仅适合于在一个芯片中形成单通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，则需要分别在各自的芯片中形成一个通道单元，然后经由键合引线，将各个芯片彼此电连接以形成阵列。芯片之间的键合引线导致封装成本增加，并且引入引线电阻和寄生电容，使得半导体器件的可靠性降低。

综上所述，所述功率器件保护芯片整体结构对称且为第一原胞。

请参阅图10所示的功率器件保护芯片结构的等效电路图。当向所述第一正面电极10和所述第二正面电极11通电时，电流从所述第一正面电极10流向所述第二正面电极11，也可以为从所述第二正面电极11流向所述第一正面电极10，为方便描述，在后面的实施例中均以电流从所述第一正面电极10流向所述第二正面电极11为例进行描述，但并不因此造成限定。需要说明的是，以下形成的PN结的正向和反向均以第一导电类型设为P型，所述第二导电类型设为N型为本发明的一个实施例来进行判断，但也并不对此限定。电流首先流过所述第一阶梯沟槽3内的所述第一级金属层81、所述第二级金属层82和所述第三级金属层83，所述第一级金属层81、所述第二级金属层82和所述第三级金属层83分别与所述外延层2接触形成三个并联的反偏肖特基二极管包括第一二极管a1、第二二极管a2、第三二极管a3，由于所述隔离沟槽5的隔离作用，电流从所述第一级金属层81、所述第二级金属层82和所述第三级金属层83流出后，沿着所述外延层2和所述衬底1流向所述第二阶梯沟槽4，所述第二阶梯沟槽4中的所述第一级金属层(图未示)、所述第二级金属层(图未示)和所述第三级金属层(图未示)，所述第一级金属层、所述第二级金属层和所述第三级金属层分别与所述外延层2接触形成三个并联的正偏二极管包括：第四二极管b1、第五二极管b2、第六二极管b3，从而所述功率器件保护芯片形成了两组串联在一起的三路并联肖特基二极管的等效电路。

需要说明的是，由于所述功率器件保护芯片整体结构对称且为第一原胞，所述第一阶梯沟槽3、所述第一正面电极10分别相对于所述隔离沟槽5与所述第二阶梯沟槽4、所述第二正面电极11对称设置。为方便说明，本发明实施例以所述第一原胞为例，具体描述所述功率器件保护芯片的结构，但不仅限于此，本领域技术人员可以根据实际情况确定所述功率器件保护芯片的原胞的具体结构。

以上结合附图详细说明了本发明实施例的技术方案，本发明实施例在传统功率器件保护芯片的基础上进行改进提出了一种双向单路低电容功率器件保护芯片，通过在所述第一阶梯沟槽3和所述第二阶梯沟槽4内分别填充三种不同类型的金属层，在正向电压工作时所述第三级金属层83与所述外延层2接触形成的肖特基二极管最早导通，在电流增大后，随着所述功率器件保护芯片的导通电阻的增大，所述第二级金属层82和第一级金属层81分别与所述外延层2接触形成的肖特基二极管依次导通，保证了电流的稳定性，大大提升了所述功率器件保护芯片的保护特性和可靠性。另外，本发明改进的功率器件保护芯片节省了器件面积，降低了工艺难度，还减小了器件制造成本。需要说明的是，所述第一正面电极10和所述第二正面电极11都在所述功率器件保护芯片的正面，缩小了封装面积，适用多种封装形式，降低了封装成本。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种功率器件保护芯片，其特征在于，包括：

第一导电类型的衬底；

第一导电类型的外延层，生长于所述衬底上表面，所述外延层分别形成有自上而下呈宽度递减的第一阶梯沟槽和第二阶梯沟槽；

隔离沟槽，贯穿所述外延层并延伸至所述衬底，所述隔离沟槽位于所述第一阶梯沟槽和所述第二阶梯沟槽之间；

第一介质层，形成于所述第一阶梯沟槽、所述第二阶梯沟槽以及所述隔离沟槽的侧壁；

第二介质层，形成于所述隔离沟槽内；

金属层，分别形成于所述第一阶梯沟槽和所述第二阶梯沟槽内的每一级阶梯；

第三介质层，形成于所述外延层上表面；

第一正面电极，形成于所述第三介质层的上表面并贯穿所述第三介质层与所述第一阶梯沟槽中的金属层连接；

第二正面电极，形成于所述第三介质层的上表面并贯穿所述第三介质层与所述第二阶梯沟槽中的金属层连接。

2.根据权利要求1所述的功率器件保护芯片，其特征在于，所述第一阶梯沟槽和所述第二阶梯沟槽的每一级阶梯的高度大致相等。

3.根据权利要求1所述的功率器件保护芯片，其特征在于，所述隔离沟槽的宽度大于所述第一阶梯沟槽中宽度最小的阶梯的宽度的50％，所述隔离沟槽的宽度大于所述第二阶梯沟槽中宽度最小的阶梯的宽度的50％。

4.根据权利要求1所述的功率器件保护芯片，其特征在于，所述第一阶梯沟槽和所述第二阶梯沟槽的每一级阶梯内填充的金属为不同的金属。

5.根据权利要求1所述的功率器件保护芯片，其特征在于，所述第一阶梯沟槽和所述第二阶梯沟槽均为三级阶梯沟槽。

6.一种功率器件保护芯片的制作方法，其包括：

提供第一导电类型的衬底；

在所述衬底上表面生长第一导电类型的外延层；

在所述外延层内形成自上而下呈宽度递减的第一阶梯沟槽和第二阶梯沟槽；

形成贯穿所述外延层并延伸至所述衬底的隔离沟槽，所述隔离沟槽位于所述第一阶梯沟槽和所述第二阶梯沟槽之间；

在所述第一阶梯沟槽、所述第二阶梯沟槽以及所述隔离沟槽的侧壁形成第一介质层；

在所述隔离沟槽内形成第二介质层；

在所述第一阶梯沟槽和所述第二阶梯沟槽内的每一级阶梯分别形成金属层；

在所述外延层上表面形成第三介质层；

在所述第三介质层上表面形成第一正面电极，所述第一正面电极还贯穿所述第三介质层与所述第一阶梯沟槽内的金属层连接；

在所述第三介质层上表面形成第二正面电极，所述第二正面电极还贯穿所述第三介质层与所述第二阶梯沟槽内的金属层连接。

7.根据权利要求6所述的一种功率器件保护芯片的制作方法，其特征在于，所述第一阶梯沟槽和所述第二阶梯沟槽的每一级阶梯的高度大致相等。

8.根据权利要求6所述的一种功率器件保护芯片的制作方法，其特征在于，所述隔离沟槽的宽度大于所述第一阶梯沟槽中宽度最小的阶梯的宽度的50％，所述隔离沟槽的宽度大于所述第二阶梯沟槽中宽度最小的阶梯的宽度的50％。

9.根据权利要求6所述的一种功率器件保护芯片的制作方法，其特征在于，所述第一阶梯沟槽和所述第二阶梯沟槽的每一级阶梯内填充的金属为不同的金属。

10.根据权利要求6所述的一种功率器件保护芯片的制作方法，其特征在于，所述第一阶梯沟槽和所述第二阶梯沟槽均为三级阶梯沟槽。