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CN109257046B - 基于fpga的速率可调的高速格雷互补码发生系统 - Google Patents

基于fpga的速率可调的高速格雷互补码发生系统 Download PDF

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CN109257046B
CN109257046B CN201811315905.2A CN201811315905A CN109257046B CN 109257046 B CN109257046 B CN 109257046B CN 201811315905 A CN201811315905 A CN 201811315905A CN 109257046 B CN109257046 B CN 109257046B
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王冰洁
徐航
刘丽
郭甜
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Taiyuan University of Technology
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Taiyuan University of Technology
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Abstract

本发明涉及到一种基于FPGA的码长可变、速率可调的高速格雷互补码发生系统，包括：上位机、FPGA控制器、第一存储器、第二存储器、差分信号发送模块，上位机控制FPGA控制器产生并显示高速格雷互补码，FPGA控制器将产生的一对高速格雷互补码分别写入第一存储器和第二存储器中，随后从第一存储器和第二存储器中读取数据，并利用差分信号发送模块将其输出。利用该系统可以产生码长为2n（n为自然数），速率为615Mbps~3.125Gbps的码长可变、速率可调的高速格雷互补码。

Description

基于FPGA的速率可调的高速格雷互补码发生系统
技术领域
本发明涉及一种基于FPGA的码长可变，速率可调的高速格雷互补码发生控制系统。产生码长2n（n为自然数），速率615Mbps ~ 3.125Gbps的格雷互补码信号。
背景技术
伪随机编码信号由于具有类似图钉形状的自相关特性、抗噪声性能强、截获率低等优点，在雷达探测领域极具应用前景。伪随机码编码种类繁多，应用较多的有barker码、m序列编码、gold序列编码、以及格雷互补码。Barker码虽然具有良好的自相关特性，但是码长太短，无法获得更大的脉冲压缩比，难以直接应用。m序列编码、gold序列、以及格雷互补码都有着良好的自相关特性，然而后者相比于前两者拥有更高的峰值旁瓣比，非常适合用于复杂环境下弱反射目标的探测。
现有产生格雷互补码的控制系统主要有以下两种方案：1. 单级编译器逐级级联形成多级编译器产生格雷互补码。如：可以采用两个二选一的数据选择器通过二分频器级联构成。利用这种方法产生的格雷互补码，当电路结构固定后，只能产生特定码长格雷互补码，若要产生较长码长的格雷互补码时，电路结构复杂，且由于需要时钟依次级联，存在时钟偏移，稳定性较差；2. 将已设定好的格雷互补码存储在存储器中，通过时钟信号读取存储器中信息，并采用移位寄存器将信号输出。该方法虽然电路结构简单，但是，若要实现任意码长的格雷互补码，需要重新修改计数器位数、存储器容量等参数，修改不够灵活，且利用该方法产生的格雷互补码速率较低。
发明内容
本发明的目的是提供一种基于FPGA的码长可变、速率可调的高速格雷互补码发生控制系统，解决现有格雷互补码速率较低，码长调节灵活性差的问题。
为实现上述目的，本发明采用以下技术方案：
一种基于FPGA的码长可变、速率可调的高速格雷互补码发生系统，包括上位机、FPGA控制器、第一存储器、第二存储器、差分信号发送模块。PC计算机控制FPGA控制器产生高速格雷互补码，且同时实时显示产生的高速格雷互补码； FPGA控制器将产生的一对高速格雷互补码分别写入第一存储器和第二存储器中，随后从第一存储器和第二存储器中读取数据，并利用差分信号发送模块将其输出。
所述FPGA控制器包括：源码发生模块、码长动态控制模块、第一信号转换模块、第二信号转换模块、第一控制模块、第二控制模块、第一串行收发模块、第二串行收发模块、串行收发动态模块、片选模块；所述串行收发动态模块与上位机连接；
码长动态控制模块控制源码发生模块产生一对具有互补特性的格雷互补码序列；上位机将设计数值写入到码长动态控制模块的寄存器中，源码发生模块源码中格雷互补码迭代次数受制于码长动态控制模块中寄存的数值，不同的循环迭代次数产生不同码长的格雷互补码；产生的一对格雷互补码序列分别经过第一信号转换模块和第二信号转换模块完成串并转换，同时，第一信号转换模块和第二信号转换模块每完成一组串并转换会产生一个高电平的脉冲，形成周期一定的两个计数时钟TA和TB；计数时钟TA和TB分别驱动第一控制模块和第二控制模块将串并转换后的一对格雷互补码序列写入第一存储器和第二存储器中；
片选模块控制第一串行收发模块和第二串行收发模块的工作状态，当片选模块处在工作状态时，第一串行收发模块和第二串行收发模块分别发送指令给第一控制模块和第二控制模块，第一控制模块和第二控制模块接收到指令后分别控制第一存储器和第二存储器，将存入其中的一对格雷互补码序列分别读入到第一串行收发模块和第二串行收发模块；而当片选模块工作在复位状态时，第一串行收发模块和第二串行收发模块无数据读入；
串行收发动态控制模块用于产生不同频率的时钟信号TAB，产生的时钟信号TAB驱动第一串行收发模块和第二串行收发模块，从而改变第一串行收发模块和第二串行收发模块中速率寄存器的值，进而实现产生不同速率的格雷互补码；利用差分信号发送模块将产生的一对任意码长和速率的高速格雷互补码（码A和其补码B）输出；
上位机向串行收发动态模块发送可产生不同速率格雷互补码的命令，串行收发模块受控于串行收发动态模块以产生不同速率的格雷互补码。
进一步的，FPGA控制器实时的将格雷互补码的码速、码长、信号发送状态回传给上位机，上位机实时显示上述信息。
与现有方案相比，本发明的优点在于：可以实现码长和速率可调的高速格雷互补码。且不存在时钟偏移，稳定性好，不需要消耗较多的FPGA资源；具体而言，利用本发明所述系统可以产生码长为2n（n为自然数），速率为615Mbps ~ 3.125Gbps的码长可变、速率可调的高速格雷互补码。
附图说明
图1是本发明基于FPGA的码长可变、速率可调的高速格雷互补码发生系统示意图；
图2是FPGA控制器原理图；
图3是产生码长256，速率750Mbps的一对格雷互补码的仿真结果图；
图4是产生码长1024，速率1.5Gbps的一对格雷互补码的仿真结果图；
图5是产生码长1024，速率1.5Gbps的一对格雷互补码中A码的频谱图；
图6是产生码长1024，速率1.5Gbps的一对互补格雷码的自相关曲线。
具体实施方式
下面结合实施例和附图来详细说明本发明，但本发明并不限于此。
图1是本发明基于FPGA的码长可变、速率可调的高速格雷互补码发生系统示意图。如图1所示，本发明实施例提供一种基于FPGA的码长可变、速率可调的高速格雷互补码发生系统，包括PC计算机、FPGA控制器、第一存储器、第二存储器、差分信号发送模块。PC计算机控制FPGA控制器产生高速格雷互补码，且同时实时显示产生的高速格雷互补码； FPGA控制器将产生的一对高速格雷互补码分别写入第一存储器和第二存储器中，随后从第一存储器和第二存储器中读取数据，并利用差分信号发送模块将其输出。
如图2所示，FPGA控制器原理图。FPGA控制器包括：源码发生模块、码长动态控制模块、第一信号转换模块、第二信号转换模块、第一控制模块、第二控制模块、第一串行收发模块、第二串行收发模块、串行收发动态模块、片选模块；
码长动态控制模块控制源码发生模块产生一对具有互补特性的格雷互补码序列。其中，通过改变码长动态控制模块中寄存器的值可产生任意码长的格雷互补码序列；产生的一对格雷互补码序列分别经过第一信号转换模块和第二信号转换模块完成串并转换，同时，第一信号转换模块和第二信号转换模块每完成一组串并转换会产生一个高电平的脉冲，形成周期一定的两个计数时钟TA和TB；计数时钟TA和TB分别驱动第一控制模块和第二控制模块将串并转换后的一对格雷互补码序列写入第一存储器和第二存储器中；
片选模块控制第一串行收发模块和第二串行收发模块的工作状态，当片选模块处在工作状态时，第一串行收发模块和第二串行收发模块分别发送指令给第一控制模块和第二控制模块，第一控制模块和第二控制模块接收到指令后分别控制第一存储器和第二存储器，将存入其中的一对格雷互补码序列分别读入到第一串行收发模块和第二串行收发模块；而当片选模块工作在复位状态时，第一串行收发模块和第二串行收发模块无数据读入；
串行收发动态模块用于产生不同频率的时钟信号TAB，产生的时钟信号TAB驱动第一串行收发模块和第二串行收发模块，从而改变第一串行收发模块和第二串行收发模块中速率寄存器的值，进而实现产生不同速率的格雷互补码；利用差分信号发送模块将产生的任意码长和速率的一对高速格雷互补码（码A和其补码B）输出。
如图3所示产生码长256，速率750Mbps的一对格雷互补码的仿真结果图,如图4是产生码长1024，速率1.5Gbps的一对格雷互补码的仿真结果图。从两幅图可以得到：利用该系统可以产生码长可变、速率可调的高速格雷互补码。
进一步，如图5是产生码长1024，速率1.5Gbps的一对格雷互补码中码A的频谱图，补码B的频率由于和码A的频率相同，因此其频谱图与码A的频谱图相类似；图6是产生码长1024，速率1.5Gbps的一对互补格雷码的码A、补码B、码A+补码B的自相关曲线。从码A+补码B的相关曲线中可以看到，信号的噪声基底明显变低，而峰值变为2倍。将此互补格雷码信号作为探测信号，应用于探地雷达领域中，将显著改善系统的信噪比，提高目标的检测率。

Claims (2)

1.一种基于FPGA的码长可变、速率可调的高速格雷互补码发生系统，其特征在于，包括：上位机、FPGA控制器、第一存储器、第二存储器、差分信号发送模块；上位机控制FPGA控制器产生并显示高速格雷互补码，FPGA控制器将产生的一对高速格雷互补码分别写入第一存储器和第二存储器中，随后从第一存储器和第二存储器中读取数据，并利用差分信号发送模块将其输出；
所述FPGA控制器包括：源码发生模块、码长动态控制模块、第一信号转换模块、第二信号转换模块、第一控制模块、第二控制模块、第一串行收发模块、第二串行收发模块、串行收发动态模块、片选模块；所述串行收发动态模块与上位机连接；
所述码长动态控制模块控制源码发生模块产生一对具有互补特性的格雷互补码序列，上位机将设计数值写入到码长动态控制模块的寄存器中，源码发生模块中格雷互补码迭代次数受制于码长动态控制模块中寄存的数值，不同的循环迭代次数产生不同码长的格雷互补码；产生的一对格雷互补码序列分别经过第一信号转换模块、第二信号转换模块完成串并转换，同时，第一信号转换模块和第二信号转换模块每完成一组串并转换会产生一个高电平的脉冲，形成周期一定的两个计数时钟TA和TB；
所述第一控制模块、第二控制模块分别受计数时钟TA和TB驱动，分别将一对格雷互补码序列写入第一存储器和第二存储器中；
所述片选模块用于控制第一串行收发模块和第二串行收发模块工作的工作状态，当片选模块处在工作状态时，第一串行收发模块和第二串行收发模块分别发送指令给第一控制模块和第二控制模块，第一控制模块和第二控制模块接收到指令后分别控制第一存储器和第二存储器，将存在第一存储器和第二存储器中的格雷互补码序列分别读入到第一串行收发模块和第二串行收发模块；当片选模块工作在复位状态时，第一串行收发模块和第二串行收发模块无数据读入；
所述串行收发动态模块用于产生不同频率的时钟信号TAB，产生的时钟信号TAB用来驱动第一串行收发模块、第二串行收发模块，从而改变第一串行收发模块、第二串行收发模块中速率寄存器的值，实现产生不同速率的格雷互补码；
所述差分信号发送模块用于输出从第一串行收发模块和第二串行收发模块接收到的一对高速格雷互补码；
上位机向串行收发动态模块发送可产生不同速率格雷互补码的命令，串行收发模块受控于串行收发动态模块以产生不同速率的格雷互补码。
2.根据权利要求1所述的一种基于FPGA的码长可变、速率可调的高速格雷互补码发生系统，其特征在于，FPGA控制器实时的将格雷互补码的码速、码长、信号发送状态回传给上位机，上位机实时显示上述信息。
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