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CN109216234A - 用于处理半导体衬底的设备和方法 - Google Patents

用于处理半导体衬底的设备和方法 Download PDF

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CN109216234A CN201810712265.2A CN201810712265A CN109216234A CN 109216234 A CN109216234 A CN 109216234A CN 201810712265 A CN201810712265 A CN 201810712265A CN 109216234 A CN109216234 A CN 109216234A
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Abstract

本公开涉及用于处理半导体衬底的设备和方法。一种方法包括：将半导体衬底放置在第一弯曲化工具的第一弯曲表面上；使用具有第二表面的第二弯曲化工具来向半导体衬底施加压力，从而将半导体衬底按压到第一弯曲表面上并且使半导体衬底弯曲化；以及从第一弯曲化工具去除弯曲化的半导体衬底。

Description

用于处理半导体衬底的设备和方法
技术领域
本公开涉及用于处理半导体衬底的设备和方法，具体地涉及用于功率半导体模块装置的半导体衬底。
背景技术
功率半导体模块装置常常包括在外壳内的基板。至少一个衬底被布置在该基板上。包括多个可控制半导体元件(例如，呈半桥式配置的两个IGBT)的半导体装置被布置在至少一个衬底中的每一个衬底上。每个衬底通常包括衬底层(例如，陶瓷层)、沉积在衬底层的第一侧的第一金属化层、以及沉积在衬底层的第二侧的第二金属化层。例如，可控制半导体元件被安装在第一金属化层上。第二金属化层通常附接至基板。当例如通过焊接或者烧结将可控制半导体器件安装至衬底时，半导体器件通常利用一定量的力且在高温的影响下被按压到第一金属化层上，其中温度通常处于约300℃，有时甚至为500℃和更高。这会导致衬底的变形，通常是在安装了半导体元件的第一金属化层的方向上的凸状偏转。
基板通常被制造为在要安装一个或多个衬底的表面的方向上具有凹状偏转。因此，基板的偏转与衬底的偏转相反。当将衬底安装至基板时，连接层被布置在基板与衬底之间。这种连接层通常完全填充基板与衬底之间的空间，并且因此由于衬底与基板的相反偏转而具有非均匀厚度。连接层的厚度影响热传导以及其它参数。衬底以及基板的偏转的等级可能因不同的衬底和基板而发生变化，并且通常是不可预测的，这可能会导致连接层的不可预测厚度以及不可预测热传导。这可能会限制半导体装置以及整个功率半导体模块装置的可靠性。
需要一种避免上文提到的缺陷以及其它缺陷并且允许产生具有增加的可靠性的功率半导体模块装置的半导体衬底，并且需要用于产生这种半导体衬底的设备和方法。
发明内容
一种方法包括：将半导体衬底放置在第一弯曲化工具的第一弯曲表面上；使用具有第二表面的第二弯曲化工具来向半导体衬底施加压力，从而将半导体衬底按压到第一弯曲表面上并且使半导体衬底弯曲化；以及从第一弯曲化工具去除弯曲化的半导体衬底。
一种设备包括：具有第一弯曲表面的第一弯曲化工具以及具有第二表面的第二弯曲化工具。第二弯曲化工具被配置为向被布置在第一弯曲表面上的半导体衬底施加压力，从而将半导体衬底按压到第一弯曲表面上并且使半导体衬底弯曲化。
参照如下附图和描述可以更好地理解本发明。附图中的部件不一定是按比例的，相反将重点放在图示本发明的原理上。此外，在附图中，相同的附图标记在不同的图中表示对应的部分。
附图说明
图1是用于将半导体本体安装到半导体衬底上的装置的截面图。
图2(包括图2A和图2B)图示了在将半导体衬底安装到基板上之前和之后的半导体衬底的截面图。
图3示意性地图示了弯曲的半导体衬底。
图4示意性地图示了利用基本上均质的连接层被安装到基板上的半导体衬底。
图5(包括图5A至图5D)示意性地图示了用于处理半导体衬底的方法和用于处理半导体衬底的设备的示例。
图6(包括图6A至图6C)示意性地图示了用于处理半导体衬底的方法的又一示例。
具体实施方式
在如下详细描述中，对附图进行参照。附图示出了可以实践本发明的特定示例。应理解，针对各个示例描述的特征和原理可以彼此组合，除非另外明确指出。在说明书中以及在权利要求书中，将某些元件指定为“第一元件”、“第二元件”、“第三元件”等不应被理解为是枚举。相反，这种指定仅仅用于称呼不同的“元件”。即是说，例如，“第三元件”的存在并不要求“第一元件”和“第二元件”的存在。如本文所描述的，电气线路或者电气连接可以是单个导电元件，或者包括串联和/或并联连接的至少两个单独的导电元件。电气线路和电气连接可以包括金属和/或半导体材料，并且可以永久地导电(即，不可开关)。如本文所描述的，半导体本体可以是由(掺杂的)半导体材料制成，并且可以是半导体芯片或者被包括在半导体芯片中。半导体本体具有电气连接焊盘，并且包括具有电极的至少一个半导体元件。
参照图1，图示了半导体衬底10。半导体衬底10包括介电绝缘层11、附接至介电绝缘层11的(结构化)第一金属化层111、以及附接至介电绝缘层11的第二(结构化)金属化层112。介电绝缘层11设置在第一金属化层111与第二金属化层112之间。
第一金属化层111和第二金属化层112中的每一个可以由如下材料中的一种组成或者包括如下材料中的一种：铜；铜合金；铝；铝合金；在功率半导体模块装置的操作期间保持为固体的任何其它金属或者合金。半导体衬底10可以是陶瓷衬底，即是说，可以是其中介电绝缘层11是陶瓷(例如，薄陶瓷层)的衬底。陶瓷可以由如下材料中的一种组成或者包括如下材料中的一种：氧化铝；氮化铝；氧化锆；氮化硅；氮化硼；或者任何其它介电陶瓷。例如，介电绝缘层11可以由如下材料中的一种组成或者包括如下材料中的一种：Al2O3、AlN或者Si3N4。例如，衬底10可以是例如直接铜结合(DCB)衬底、直接铝结合(DAB)衬底、或者活性金属钎焊(AMB)衬底。衬底10还可以是具有非陶瓷介电绝缘层11的常规印刷电路板(PCB)。例如，非陶瓷介电绝缘层11可以由固化树脂组成或者包括固化树脂。
一个或多个半导体本体20可以被布置在半导体衬底10上。布置在半导体衬底10上的每个半导体本体20可以包括IGBT(绝缘栅双极晶体管)、MOSFET(金属氧化物半导体场效应晶体管)、JFET(结型场效应晶体管)、HEMT(高电子迁移率晶体管)、或者任何其它合适的可控制半导体元件。
一个或多个半导体本体20可以在半导体衬底10上形成半导体装置。在图1中，仅仅示例性地图示了一个半导体本体20。图1的第一金属化层111是连续层。然而，第一金属化层111可以是结构化的，例如，在多于一个半导体本体20被安装至半导体衬底10的情况下。“结构化金属化层”意味着第一金属化层111不是连续层，而是包括在层的不同区段之间的凹陷。例如，在图6C中示意性地图示了这种凹陷，在图6C中，第一金属化层111包括三个不同的区段。不同的半导体本体20可以被安装至第一金属化层111的相同区段或者不同区段。第一金属化层的不同区段可以未电气连接至、或者可以(例如，使用结合接线21)电气连接至一个或多个其它区段。在图6C中以虚线示意性地图示了电气连接(结合接线21)，该电气连接使第一金属化层111的一个区段上的半导体本体与第一金属化层111的另一区段电气地连接。一个或多个半导体本体20可以通过导电连接层(未在图1中图示)电气地和机械地连接至半导体衬底10。例如，这种导电连接层可以是焊料层、导电粘合剂层、或者烧结金属粉末(例如，烧结银粉)层。
当将一个或多个半导体本体20安装至衬底10时，衬底通常被放置在第一安装工具31的接触表面上。将半导体本体20布置在衬底表面(顶表面)上，并且然后使用第二安装工具32将半导体本体20按压到衬底10上。用于将半导体本体20安装至半导体衬底10的恰当方法(诸如，例如，焊接方法或者烧结方法)通常是已知的并且不会进一步详细地对其进行描述。衬底10、半导体本体20、以及在衬底10与半导体本体20之间的接触层(未图示)通常在这种安装工艺(例如，烧结工艺)期间被加热。在半导体本体20的安装期间的温度可以例如大于200℃、大于300℃、或者大于400℃。
当第一金属化层111和第二金属化层112暴露于压力和/或热量时，层会变形。然而，第一金属化层111的变形可以不同于第二金属化层112的变形。在随后冷却半导体衬底10之后，这进一步会导致被堆叠在第一金属化层111与第二金属化层112之间的介电绝缘层11的变形。因此，其上安装有半导体本体20的衬底10永久地弯曲化，并且通常在安装了半导体本体20的第一金属化层111的方向上具有凸状偏转。在图2A中示例性地图示了该凸状偏转或者弯曲。图2A中的虚线仅仅用于图示本文所说明的不同元件的偏转。半导体衬底10的偏转或者换言之与其原始(基本上是平面的)形式的偏差可以在例如约100μm与约500μm之间(半导体衬底的边缘与中心之间的高度的差异)
在功率半导体模块中，一个或多个半导体衬底10通常被布置在基板40上。基板40可以具有例如在约1mm与约6mm之间的厚度。然而，基板40也可以比1mm薄或者比6mm厚。基板40可以由如下材料组成或者包括如下材料：例如，金属或者金属基复合材料(例如，金属基复合物MMC，诸如硅铝碳化物)。用于金属基板40的合适材料有：例如，铜、铜合金、铝、或者铝合金。基板40可以由薄涂层(未图示)涂覆。这种涂层可以由如下材料组成或者包括如下材料：例如，镍、银、金、或者钯。该涂层是可选的并且可以提高基板40的可焊性。基板40可以被布置在外壳(未图示)中。至少一个衬底10可以通过第一连接层50电气地和机械地连接至基板40。例如，第一连接层50可以是焊料层、导电粘合剂层、或者烧结金属粉末(例如，烧结银粉)层。在图2B中示例性地图示了被安装在基板40上的半导体模块10。基板40通常具有偏转。基板40的偏转通常与半导体衬底10的偏转相反。例如，如果半导体衬底10具有如上文已经描述的凸状偏转，则基板40具有在安装了一个或多个基板40的表面的方向上的凹状偏转，如在图2中图示的。基板40的偏转或者换言之与其原始(基本上是平面的)形式的偏差可以与半导体衬底的偏转同量级，即是说，例如，在约100μm与约500μm之间(基板的边缘与中心之间的高度的差异)。
本文所图示的示例描述了安装在基板40上的半导体衬底10。然而，这仅仅是示例。在一些功率半导体模块装置中，半导体衬底10未安装至基板40。例如，半导体衬底10不是被安装至基板40，而是可以被安装至散热器(未图示)。例如，一层导热膏可以被布置在半导体衬底10与散热器之间。然而，将半导体衬底10安装至基板40或者散热器仅仅是示例。通常，半导体衬底10可以被安装至功率半导体模块装置的任何合适的装置或者实体。
半导体衬底10可以在空间上仅仅在一个方向上偏转。然而，如在图3中示意性地图示的，半导体衬底10也可以在空间上在两个方向上偏转，从而导致衬底10的缓冲垫状或者壳状形状。这同样适用于基板40。
如可以从图2B中图示的装置中看到的，第一连接层50可以具有变化的厚度。第一连接层50的厚度可以在半导体衬底10的中心下方更大，并且可以在半导体衬底10的边缘附近更小。在第一连接层50具有大厚度的区域中，热阻可能不良。第一连接层50越薄，热阻越低并且功率密度越好。对于不同的功率半导体模块，第一连接层50的厚度可能大幅度变化。这是因为半导体衬底10和基板40的偏转当前不能被可靠地操纵，并且在不同的衬底和基板之间可能大幅度变化。然而，均质的第一连接层50通常会为功率半导体模块提供更好的热阻，这可以导致功率半导体模块的增加的可靠性。
当前已知用于在半导体衬底10与基板40(或者散热器等)之间生成均质的第一连接层50的不同方法。一种方法包括：将间隔体51定位在半导体衬底10与基板40之间，如在图4中示意性地图示的。当将半导体衬底10安装至基板40时，利用大的力F10将半导体衬底10按压到基板40上，或者更加具体地，按压到一个或多个间隔体51上。例如，一个或多个重物可以被放置在半导体衬底10的顶部上，以便在基板40的方向上使半导体衬底10弯曲化，直到半导体衬底10到达间隔体51。在弯曲化之后，半导体衬底可以具有基本上与基板40相同的偏转。重物可以在例如几个100g的范围内，并且可以向半导体衬底10的仅仅一些区域施加非常有选择性的力。因此，力并未均匀地分布在半导体衬底10的表面之上。将相当重的重物放置在半导体衬底10上，从而在基板40的方向上使半导体衬底10弯曲化，导致基本上均质的第一连接层50。然而，半导体衬底10和安装在其上的半导体本体20经受到大的选择性的力F10，并且可能在安装工艺期间被严重地损坏。此外，重的重物通常需要手动地处理，当需要处理许多重物时，这可能会导致对操作人员的身体伤害。另一缺陷在于如下事实，将重的重物(例如，＞100g)放置在半导体衬底10上会更改用于在焊接工艺期间将半导体衬底10安装至基板40的焊接形式的热容量。
本发明尝试在将半导体衬底10安装到基板40上时避免施加大的力，从而减小对半导体衬底10和安装在其上的半导体本体20造成损坏的风险。进一步地，可以更加可靠地对半导体衬底10的偏转进行调节，使得该偏转在不同的半导体衬底10之间变化得更小。
如在图5A中示意性地图示的，用于处理半导体衬底10的设备包括第一弯曲化工具33和第二弯曲化工具34。第一弯曲化工具33包括第一弯曲表面303，例如，弯曲顶表面。第二弯曲化工具34包括第二弯曲表面304，例如，底表面。例如，第一弯曲表面303可以是凹状表面或者凸状表面。第二弯曲表面304的偏转可以与第一弯曲表面303的偏转相反。例如，如果第一弯曲表面是凹状表面，则第二弯曲表面304可以是凸状表面，并且反之亦然。半导体衬底10可以被布置在第一弯曲化工具33与第二弯曲化工具34之间。例如，半导体衬底10可以被放置在第一弯曲表面303上。根据一个示例，待被安装至基板40的第二金属化层112面向第一弯曲表面303，并且待将一个或多个半导体本体安装在其上的第一金属化层111面向第二弯曲表面304。
第一弯曲表面303可以仅仅在一个空间方向上弯曲，以生成半导体衬底10在仅仅一个方向上的偏转。然而，还可能的是，第一弯曲表面303在两个空间方向上弯曲(例如，枕状或者壳状形状)，以生成半导体衬底10在两个方向上的偏转，如之前已经参照图3描述的。这同样适用于第二弯曲表面304。
在将半导体衬底10放置在第一弯曲化工具33上之后，第二弯曲化工具34可以向半导体衬底10施加压力(力)，如在图5B中示意性地图示的。通过向半导体衬底10施加力，半导体衬底10适应于第一弯曲化工具33和第二弯曲化工具34的形状。当向半导体衬底10施加力时，半导体衬底10可以附加地被加热。例如，半导体衬底10可以被加热至高达200℃、高达300℃、高达400℃、或者高达500℃。然而，对半导体衬底10加热是可选的。例如，该工艺也可以在室温下执行。
例如，第一弯曲化工具33和第二弯曲化工具34的偏转可以与半导体衬底10的期望偏转为相同尺寸。例如，第一弯曲化工具33可以具有例如在约100μm与约500μm之间的偏转(第一弯曲表面303的边缘/拐角与中心之间的高度的差异)。第二弯曲化工具34也可以具有例如在约100μm与约500μm之间的偏转。第一弯曲化工具33的偏转可以与第二弯曲化工具34的偏转同量级，唯一差异在于偏转的定向与第一弯曲化工具33的偏转的定向相反(例如，第一弯曲化工具33是凹状，第二弯曲化工具34是凸状，或者反之亦然)。这样，在将半导体衬底10安装至基板40的后续焊接工艺期间，可以获得基本上均质的第一连接层50。在这一上下文中，基本上均质意味着第一连接层50的厚度具有与在整个区域之上的平均厚度的例如最大±25μm、最大±50μm、或者最大±75μm的偏差。根据另一示例，第一连接层50的厚度具有与在整个区域之上的平均厚度的例如最大±13μm的偏差。其它更大或者更小的偏差也是可能的。然而，半导体衬底10的偏转也可以不同于基板40的偏转，例如，比基板40的偏转更大或者更小。这样，可以获得在半导体衬底10的中心处具有更大厚度且在半导体衬底10的边缘/拐角附近具有更小厚度的第一连接层50。或者可以获得在半导体衬底10的中心处具有更小厚度且在半导体衬底10的边缘/拐角附近具有更大厚度的第一连接层50。例如，第一连接层50在半导体衬底10的边缘/拐角附近(在边缘/拐角下方)的厚度可以比在半导体衬底10的中心处(在中心下方)的厚度薄50μm或者多于50μm。通常，第一连接层50的典型平均厚度可以在约200μm与约600μm之间。对于一些材料(诸如例如，AlSiC)，低至约50μm的典型平均厚度也是可能的。
可以通过使半导体衬底10预弯曲化来可靠地调节第一连接层50的厚度。通过可靠地调节第一连接层50的厚度，可以增加被布置在半导体衬底10上的半导体装置的可靠性以及整个功率半导体模块装置的可靠性。
在附图中，第二弯曲化工具34具有比半导体衬底10的表面积大的表面积。这意味着在弯曲化工艺期间，当第二弯曲化工具34向半导体衬底10施加压力时，第二弯曲化工具34完全覆盖半导体衬底10。然而，这仅仅是示例。第二弯曲化工具34可以具有比半导体衬底10的表面积小的表面积。这意味着在弯曲化工艺期间，当第二弯曲化工具34向半导体衬底10施加压力时，第二弯曲化工具34未完全覆盖半导体衬底10。在该示例中，第二弯曲化工具34仅仅部分地覆盖半导体衬底10。例如，第二弯曲化工具34可以仅仅在半导体衬底10的中心部分上施加压力，而没有在半导体衬底10的边缘附近施加压力。
进一步地，在附图中图示的第二弯曲化工具34具有连续表面。然而，这仅仅是示例。第二弯曲化工具34也可以包括几个部分(所谓的多印模工具)。例如，第一部分可以向半导体衬底10的中心区域施加压力，第二部分可以向半导体衬底10的边缘区域施加压力，并且第三部分可以向在中心区域与边缘区域之间的区域施加压力。可以存在半导体衬底10的未向其直接施加压力的区域。换言之，可以选择性地向半导体衬底10的不同区域施加压力。使用具有比半导体衬底10的表面积小的表面积的这种多印模工具或者第二弯曲化工具34，仍然可能将半导体衬底10推到第一弯曲化工具33上，使得半导体衬底10适应于第一弯曲化工具33的形状。
当随后从半导体衬底10提升第二弯曲化工具34且从第一弯曲化工具33去除半导体衬底10时，半导体衬底10(永久地)弯曲化(弯曲)。在图5C中示例性地图示了弯曲化的半导体衬底10。在后续步骤中，可以将一个或多个半导体本体20安装至弯曲化的半导体衬底10。例如，半导体本体20可以被焊接到半导体衬底10上。用于将半导体本体20安装在半导体衬底10上的焊接工艺通常是已知的并且不会进一步详细地对其进行描述。
一旦半导体本体20被安装至半导体衬底10，就可以将半导体衬底10安装至基板40。如上文已经描述的，可以将一个或多个间隔体51布置在基板40与半导体衬底10之间。一个或多个间隔体在焊接工艺期间形成用于半导体衬底10的端部止动件。通过在焊接工艺期间将半导体衬底10按压抵靠一个或多个间隔体51以使得半导体衬底10与间隔体51邻接，可以获得在半导体衬底10与基板40之间的均质的第一连接层50。间隔体51的高度以及数量限定出第一连接层50的厚度。间隔体51可以是通过任何恰当手段被安装至基板40的单独元件。根据另一示例，间隔体51是基板40的集成部分，例如，突出或者突起。然而，这种间隔体51是可选的。
通常，在利用第一弯曲化工具33和第二弯曲化工具34使半导体衬底预弯曲化之后，半导体衬底10的偏转可以基本上与基板40的偏转相对应。由于半导体衬底10的偏转基本上与基板40的偏转相对应，所以不再需要向半导体衬底10施加大的力，如之前已经参照图4描述的。在将半导体衬底10安装至基板40的步骤期间不再需要进一步使半导体衬底10弯曲化，因为半导体衬底10已经被预弯曲化至具有凹状偏转。半导体衬底10的偏转基本上与基板40的偏转相对应，并且因此需要比较小的力F11来将半导体衬底10按压至基板40。为了向半导体衬底10施加力F11，可以将小重物放置在半导体衬底10的顶部上，以将半导体衬底10按压到基板40上。例如，被放置在半导体衬底10上的小重物可以在10g或者高达几个10g的范围内。被放置在半导体衬底10上的重物仅仅需要将半导体衬底10固定到位，以保持半导体衬底10的期望定向。
图6示意性地图示了用于处理半导体衬底10的另一方法。当将半导体本体20例如烧结而不是焊接至半导体衬底10时，可能在使半导体衬底10弯曲化的同时将半导体本体20安装至半导体衬底10。半导体衬底10可以被放置在第一弯曲化工具33的第一弯曲表面303上。进一步地，一个或多个半导体本体20可以被布置在半导体衬底10与第二弯曲化工具34之间。例如，一层金属粉末(例如，银粉)(未在图6中图示)可以被布置在半导体本体20与半导体衬底10之间。如之前已经针对图5描述的，第二弯曲化工具34可以具有第二弯曲表面304。然而，还可能的是，如在图6中示意性地图示的，第二弯曲化工具34具有平坦的或者平面的表面。补偿材料层60可以被布置在具有半导体本体20的半导体衬底10与第二(弯曲或者平面)表面304之间。该补偿材料层60可以配置为将由第二弯曲化工具34施加的力均匀地分布在半导体衬底10和布置在其上的半导体本体20之上。该补偿材料层60可以由如下任何材料组成或者包括如下任何材料，该任何材料适合于调节第二(弯曲)表面304的轮廓与半导体衬底10的轮廓之间的、或者更加精确地是第二(弯曲)表面304的轮廓与处于其期望形式(其弯曲化形式)中的半导体衬底10的轮廓之间的任何差异。
补偿材料层60通常也可以用于上文参照图5描述的方法。即使(还)没有半导体本体被布置在半导体衬底10上，该补偿材料层60也可以将由第二弯曲化工具34施加的压力均匀地分布在半导体衬底10之上。例如，该补偿材料层60可以附接至第二表面304。根据另一示例，该补偿材料层60是被插入在半导体衬底10与第二弯曲化工具34之间的箔。
然而，平坦的(平面的)第二表面304仅仅是示例。还可能的是，第二弯曲化工具34具有第二弯曲表面304，如之前已经针对图5描述的。如果第二弯曲化工具304包括第二弯曲表面304，则该补偿材料层60是可选的并且可以被省略。
再次参照图6，当向半导体衬底10施加力(压力)以使半导体衬底10预弯曲化时，可以同时将半导体本体20烧结至半导体衬底10。半导体衬底10可以在烧结和弯曲化工艺期间被加热。例如，半导体衬底10可以被加热至高达200℃、高达300℃、高达400℃、或者高达500℃。烧结工艺通常是已知的并且不会进一步详细地对其进行描述。
一般而言，用于处理(预弯曲化)半导体衬底10的方法包括如下步骤：将半导体衬底10布置在第一弯曲化工具33的第一弯曲表面303上。可以通过使用具有第二表面304的第二弯曲化工具34来向半导体衬底10施加压力。半导体衬底10从而被按压到第一弯曲表面303上，并且从而被预弯曲化。第二表面304可以是平坦表面或者弯曲表面。如果待将半导体本体20焊接至半导体衬底10，则在使半导体衬底10预弯曲化之后可以跟随着焊接工艺。这意味着半导体本体20被焊接在弯曲化的半导体衬底10上。如果待将半导体本体20烧结至半导体衬底10，则在使半导体衬底10弯曲化的同时可以执行烧结工艺。烧结工艺通常包括将一定压力施加至半导体本体20，并且可以是在使半导体衬底10预弯曲化时同时执行。在使半导体衬底10弯曲化之后，从第一弯曲化工具33去除半导体衬底10。半导体衬底10不具有与第一弯曲化工具33的永久连接，并且未永久地安装至第一弯曲化工具33。在从第一弯曲化工具33去除半导体衬底10之后，半导体衬底10可以被安装至(例如，焊接至)基板40。功率半导体模块装置常常包括在外壳内的基板40(具有安装在其上的至少一个半导体衬底10)。第一弯曲化工具33和第二弯曲化工具34不是这种功率半导体模块装置的部件。

Claims (10)

1.一种方法，包括：
将半导体衬底(10)放置在第一弯曲化工具(33)的第一弯曲表面(303)上，其中所述半导体衬底(10)包括介电绝缘层(11)、第一金属化层(111)以及第二金属化层(112)，其中所述介电绝缘层(11)设置在所述第一金属化层(111)与所述第二金属化层(112)之间；
将至少一个半导体本体(20)布置在所述半导体衬底(10)的所述第一金属化层(111)上，其中接触层被布置在所述至少一个半导体本体(20)中的每个半导体本体与所述第一金属化层(111)之间；
使用具有第二表面(304)的第二工具(34)向所述半导体衬底(10)以及被布置在所述半导体衬底(10)上的所述至少一个半导体本体(20)施加第一压力，从而将所述至少一个半导体本体(20)按压到所述半导体衬底(10)上并且将所述半导体衬底(10)按压到所述第一弯曲表面(303)上，从而使所述至少一个半导体本体(20)接合至所述半导体衬底(10)并且使具有所述至少一个半导体本体(20)安装在其上的所述半导体衬底(10)预弯曲化；
从所述第一工具(33)去除预弯曲化的所述半导体衬底(10)；以及
在从所述第一工具(33)去除预弯曲化的所述半导体衬底(10)之后，将预弯曲化的所述半导体衬底(10)安装至弯曲化的基板(40)或者散热器，其中将预弯曲化的所述半导体衬底(10)安装至弯曲化的基板(40)或者散热器包括：
在所述弯曲化的基板(40)或者散热器上形成第一连接层(50)；以及
将具有所述至少一个半导体本体(20)安装在其上的预弯曲化的所述半导体衬底(10)布置在所述第一连接层(50)上，并且使用焊接工艺来使所述半导体衬底(10)接合至所述基板(40)或者散热器。
2.根据权利要求1所述的方法，其中所述半导体衬底(10)被放置在所述第一弯曲表面(303)上，使得所述第二金属化层(112)面向所述第一弯曲表面(303)。
3.根据权利要求1或2所述的方法，其中使所述半导体衬底(10)接合至所述基板(40)或者散热器包括：向所述半导体衬底(10)施加第二压力。
4.根据权利要求3所述的方法，其中所述第二压力小于所述第一压力。
5.根据权利要求1-4中任一项所述的方法，其中所述至少一个半导体本体(20)使用烧结工艺被安装至所述第一金属化层(111)。
6.根据前述权利要求中任一项所述的方法，进一步包括：
将补偿材料层(60)布置在具有所述至少一个半导体本体(20)布置在其上的所述半导体衬底(10)与所述第二表面(304)之间，其中所述补偿材料层(60)被配置为将由所述第二弯曲化工具(34)施加至所述半导体衬底(10)和被布置在所述半导体衬底(10)上的所述至少一个半导体本体(20)的所述第一压力均匀地分布在所述半导体衬底(10)和所述至少一个半导体本体(20)之上。
7.根据前述权利要求中任一项所述的方法，其中向所述半导体衬底(10)和被安装在所述半导体衬底(10)上的所述至少一个半导体本体(20)施加所述第一压力的步骤是在室温下或者在高达200℃、高达300℃、高达400℃、或者高达500℃的温度下执行的。
8.根据前述权利要求中任一项所述的方法，其中在将所述半导体衬底(10)安装至所述基板(40)或者散热器之前，
具有所述至少一个半导体本体(20)安装在其上的弯曲化的所述半导体衬底(10)的偏转基本上与所述弯曲化的基板(40)或者散热器的偏转相对应，并且所述第一连接层(50)具有基本上均匀的厚度；
具有所述至少一个半导体本体(20)安装在其上的弯曲化的所述半导体衬底(10)的偏转不同于所述弯曲化的基板(40)或者散热器的偏转，并且所述第一连接层(50)具有在所述半导体衬底(10)的中心下方更大且在所述半导体衬底(10)的边缘附近更小的厚度；或者
具有所述至少一个半导体本体(20)安装在其上的弯曲化的所述半导体衬底(10)的偏转不同于所述弯曲化的基板(40)或者散热器的偏转，并且所述第一连接层(50)具有在所述半导体衬底(10)的所述中心下方更小且在所述半导体衬底(10)的所述边缘附近更大的厚度。
9.根据权利要求8所述的方法，其中所述第一连接层(50)的厚度具有与在其整个区域之上的平均厚度的最大±75μm、最大±50μm、最大±25μm、或者最大±13μm的偏差。
10.根据前述权利要求中任一项所述的方法，其中向所述半导体衬底(10)施加第二压力包括：将重物放置在所述半导体衬底(10)上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115401352A (zh) * 2022-08-18 2022-11-29 深圳基本半导体有限公司 一种焊接方法
CN115831890A (zh) * 2022-12-22 2023-03-21 黄山谷捷股份有限公司 一种igbt功率模块散热结构及其加工工艺

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018110132B3 (de) * 2018-04-26 2018-11-29 Semikron Elektronik Gmbh & Co. Kg Drucksinterverfahren bei dem Leistungshalbleiterbauelemente mit einem Substrat über eine Sinterverbindung miteinander verbunden werden
US20240030181A1 (en) * 2022-07-22 2024-01-25 Asmpt Singapore Pte. Ltd. Apparatus for applying a sintering force via a compressible film

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379942A (en) * 1992-10-01 1995-01-10 Siemens Aktiengesellschaft Method for producing a semiconductor modular structure
CN1604351A (zh) * 2003-09-30 2005-04-06 信越半导体株式会社 发光元件的制造方法
JP4183525B2 (ja) * 2003-02-14 2008-11-19 シーケーディ株式会社 薄板の搬送用支持装置
CN103501998A (zh) * 2011-05-06 2014-01-08 康宁股份有限公司 用于半导体器件的层压结构
CN105580131A (zh) * 2013-10-10 2016-05-11 三菱综合材料株式会社 自带散热器的功率模块用基板及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0915473D0 (en) * 2009-09-07 2009-10-07 St Microelectronics Res & Dev Improvements in or relating to CMOS sensors
KR101991882B1 (ko) * 2011-05-13 2019-06-21 가부시키가이샤 사무코 반도체 에피택셜 웨이퍼의 제조 방법, 반도체 에피택셜 웨이퍼, 및 고체 촬상 소자의 제조 방법
US8952532B2 (en) * 2013-05-13 2015-02-10 Intel Corporation Integrated circuit package with spatially varied solder resist opening dimension
US10373995B2 (en) * 2014-09-19 2019-08-06 Microsoft Technology Licensing, Llc Image sensor bending using tension
US9998643B2 (en) * 2015-03-24 2018-06-12 Semiconductor Components Industries, Llc Methods of forming curved image sensors
US9870927B2 (en) * 2015-04-02 2018-01-16 Microsoft Technology Licensing, Llc Free-edge semiconductor chip bending
US10062727B2 (en) * 2016-09-09 2018-08-28 Microsoft Technology Licensing, Llc Strain relieving die for curved image sensors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379942A (en) * 1992-10-01 1995-01-10 Siemens Aktiengesellschaft Method for producing a semiconductor modular structure
JP4183525B2 (ja) * 2003-02-14 2008-11-19 シーケーディ株式会社 薄板の搬送用支持装置
CN1604351A (zh) * 2003-09-30 2005-04-06 信越半导体株式会社 发光元件的制造方法
CN103501998A (zh) * 2011-05-06 2014-01-08 康宁股份有限公司 用于半导体器件的层压结构
CN105580131A (zh) * 2013-10-10 2016-05-11 三菱综合材料株式会社 自带散热器的功率模块用基板及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115401352A (zh) * 2022-08-18 2022-11-29 深圳基本半导体有限公司 一种焊接方法
CN115831890A (zh) * 2022-12-22 2023-03-21 黄山谷捷股份有限公司 一种igbt功率模块散热结构及其加工工艺
CN115831890B (zh) * 2022-12-22 2023-12-22 黄山谷捷股份有限公司 一种igbt功率模块散热结构及其加工工艺

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