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CN109119433A - 堆叠式图像传感器及其制造方法 - Google Patents

堆叠式图像传感器及其制造方法 Download PDF

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CN109119433A
CN109119433A CN201810991296.6A CN201810991296A CN109119433A CN 109119433 A CN109119433 A CN 109119433A CN 201810991296 A CN201810991296 A CN 201810991296A CN 109119433 A CN109119433 A CN 109119433A
Authority
CN
China
Prior art keywords
pixel
layer
semiconductor material
logical device
pixel substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810991296.6A
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English (en)
Inventor
黄心怡
魏代龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huaian Imaging Device Manufacturer Corp
Original Assignee
Huaian Imaging Device Manufacturer Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Huaian Imaging Device Manufacturer Corp filed Critical Huaian Imaging Device Manufacturer Corp
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10FINORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10Integrated devices
    • H10F39/12Image sensors
    • H10F39/199Back-illuminated image sensors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10FINORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/026Wafer-level processing
    • HELECTRICITY
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    • H10F39/80Constructional details of image sensors
    • H10F39/802Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H10F39/8023Disposition of the elements in pixels, e.g. smaller elements in the centre of the imager compared to larger elements at the periphery

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Abstract

本公开涉及一种堆叠式图像传感器,包括:逻辑器件层,在该逻辑器件层中具有信号处理电路;位于逻辑器件层上的金属连线层;位于金属连线层上的像素衬底,像素衬底中的像素通过金属连线层电连接到逻辑器件层中的信号处理电路,其中,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。本公开还涉及制造堆叠式图像传感器的方法。

Description

堆叠式图像传感器及其制造方法
技术领域
本公开涉及半导体领域,具体来说,涉及堆叠式图像传感器及其制造方法。
背景技术
图像传感器可用于感测辐射,例如,光辐射,包括但不限于可见光、红外线、紫外线等。图像传感器按照其接收辐射的方式可以分为背照式(BSI)图像传感器和前照式(FSI)图像传感器。
背照式(BSI)图像传感器能够从其背面接收辐射。不同于前照式(FSI)图像传感器,在背照式(BSI)图像传感器中,布线等可能影响辐射接收的部件基本位于衬底的正面,而光线从衬底的背面入射进入。这样,能够使入射光入射到光电二极管中,而不会被布线遮挡,从而提高了入射光量,能够显著提高低光照条件下的拍摄效果。
在背照式图像传感器的基础上,又发展出了堆叠式图像传感器。堆叠式图像传感器包括堆叠布置的像素层和逻辑层,其中,像素层中仅具有像素区域,而图像传感器的控制电路(包括晶体管、模-数转换电路、信号放大电路等)被全部移动到逻辑层中。这样,能够使得像素区域的面积近似等于该像素的总面积,从而进一步增加由像素区域捕获的入射光量。
但是,目前存在对于该堆叠式图像传感器进一步优化的需求。
发明内容
本公开的一个目的是提供一种堆叠式图像传感器及其制造方法。
根据本公开的第一方面,提供了一种堆叠式图像传感器,包括:逻辑器件层,在该逻辑器件层中具有信号处理电路;位于逻辑器件层上的金属连线层;位于金属连线层上的像素衬底,像素衬底中的像素通过金属连线层电连接到逻辑器件层中的信号处理电路,其中,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。
根据本公开的第二方面,提供了一种制造堆叠式图像传感器的方法,包括:提供像素衬底,在像素衬底中具有像素;在像素衬底上形成金属连线层;在金属连线层上提供半导体材料层;在半导体材料层中形成信号处理电路来形成逻辑器件层,并且像素衬底中的像素通过金属连线层电连接到逻辑器件层中的信号处理电路,其中,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。
根据本公开的第三方面,提供了一种制造堆叠式图像传感器的方法,包括:提供像素衬底,在像素衬底中具有像素;提供逻辑衬底,在该逻辑衬底中形成信号处理电路来形成逻辑器件层;在像素衬底和逻辑衬底中的至少一个上形成金属连线层;通过金属连线层将逻辑衬底与像素衬底键合在一起,使得像素衬底中的像素通过金属连线层电连接到逻辑器件层中的信号处理电路,其中,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。
通过以下参照附图对本公开的示例性实施例的详细描述,本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例,并且连同说明书一起用于解释本公开的原理。
参照附图,根据下面的详细描述,可以更加清楚地理解本公开,其中:
图1是示意性地示出根据本公开的实施例的堆叠式图像传感器的示图。
图2示出了根据本公开的实施例的制造堆叠式图像传感器的方法的流程图。
图3A到图3F是示意性地示出了与图2所示的方法的步骤对应的堆叠式图像传感器的截面图。
图4示出了根据本公开的另一个实施例的制造堆叠式图像传感器的方法的流程图。
图5A到图5F是示意性地示出了与图4所示的方法的步骤对应的堆叠式图像传感器的截面图。
注意,在以下说明的实施方式中,有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分,而省略其重复说明。在本说明书中,使用相似的标号和字母表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步讨论。
为了便于理解,在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此,所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意到:除非另外具体说明,否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的,决不作为对本公开及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论,但在适当情况下,所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中,任何具体值应被解释为仅仅是示例性的,而不是作为限制。因此,示例性实施例的其它示例可以具有不同的值。
图1示意性地示出根据本公开的实施例的堆叠式图像传感器的示图。如图1所示,堆叠式图像传感器包括逻辑器件层101、位于逻辑器件层101上的金属连线层102、位于金属连线层102上的像素衬底103。像素衬底103中具有多个像素104,用于捕获入射到其上的光并将其转换为电信号。在该逻辑器件层101中具有信号处理电路,用于对来自像素104的电信号进行处理并且包括晶体管、模-数转换电路、信号放大电路等。金属连线层102提供电路连接,用于将像素衬底103中的像素104电连接到逻辑器件层101中的信号处理电路。例如,金属连线层102通过导电接触件(例如金属接触件)连接到逻辑器件层101和像素衬底103。根据需要,金属连线层102可以包括多个金属层和电介质层,以及将各层金属层相互连接的导电接触件(例如金属接触件)。金属连线层102中的每个金属层可以被图案化以形成期望的导电电迹。
在本申请的相关技术中,像素衬底和逻辑器件层二者的材料相同,并且通常为硅。然而,硅的量子效率通常只有30%-60%,即,60%以下,也就是说,对于由硅制成的像素衬底来说,在将光子转换为电子时,有大约一半的光子损失掉了。
与此不同,在根据本公开的实施例中,像素衬底的半导体材料与逻辑器件层的半导体材料不同,并且像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。因此,与像素衬底和逻辑器件层由相同的半导体材料制作的堆叠式图像传感器相比,通过使用具有更高量子效率的半导体材料制作像素衬底,可以在相同光照强度下产生更多的电子,从而增加期间的成像质量。在本公开的一个或多个实施例中,像素衬底的半导体材料可以包括由III-V族元素构成的多元半导体材料。由III-V族元素构成的多元半导体材料例如包括InP、GaAs、GaP、InAs、InSb、InGaAs、InGaAsP等,它们都具有较高的量子效率,通常大于60%。尤其是GaAs、InGaAs和InGaAsP的量子效率可以高达70%-80%。采用这些半导体材料制作的像素衬底,可以获得具有更高的量子效率的像素,从而提高成像质量。另外,逻辑器件层的半导体材料包括硅、锗、SiC、SiGe中的至少一个。例如,逻辑器件层的半导体材料可以是低温多晶硅。如上文介绍的,这些材料相对于像素衬底的半导体材料具有更低的量子效率。然而,在根据本公开的一个或多个实施例中,采用这些材料制作逻辑器件层可以使得逻辑器件层具有较高的电子迁移率,从而例如提高逻辑器件层中的处理电路的处理性能等。本领域技术人员可以想到各种合适的半导体材料用来分别形成像素衬底和逻辑器件层,并且只要像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率,这些材料都被包括在本发明的范围内,在此不再详细说明。
尽管图中未示出,但是本公开的堆叠式图像传感器还可以形成有其它层或构件,例如,隔离结构、栅极结构、接触孔、层间电介质层、下层金属连线和通孔等等。
此外,本领域技术人员均能理解,图1中的堆叠式图像传感器并不一定是最终的产品,而在一些情况下还会进行后续处理,例如还可以在像素衬底的背面上制作介电层、抗反射涂层、光隔离结构、滤色器和微透镜等部件,但这些不是本发明关注之处,所以图中未示出。
图2示出了根据本公开的实施例的制造堆叠式图像传感器的方法的流程图。图3A到图3F是示意性地示出了与图2所示的方法的步骤对应的堆叠式图像传感器的截面图。
具体来说,如图3A所示,在图2中的步骤201处,提供像素衬底103,在像素衬底103中具有像素104。如上文讨论的,像素衬底103的半导体材料可以包括由III-V族元素构成的多元半导体材料。具体来说,像素衬底103的半导体材料包括InP、GaAs、GaP、GaSb、InAs、InSb、InGaAs、InGaAsP中的至少一个。在一个实施例中,像素衬底可以直接由所需半导体材料形成,例如,InP、InAs、GaAs、GaP和GaSb等的单晶晶片。在另一个实施例中,像素衬底可以在其他半导体材料的衬底上通过本领域已知的任何合适的工艺形成所需半导体材料来形成,所涉及的工艺包括但不限于:物理汽相沉积(PVD)(或溅射)、化学汽相沉积(CVD)、原子层沉积(ALD)、分子束外延生长(MBE)等。例如,可以在InP衬底上通过CVD或MBE等方式生长InGaAs材料,来形成InGaAs衬底。另外,如此形成的InGaAs衬底还可以被减薄等,以去除InGaAs层下方的InP衬底。像素衬底的材料可以是p型半导体材料或n型半导体材料或者掺杂有p型杂质或n型杂质。通过在形成像素衬底的过程中添加相反极性的杂质或者在所形成的像素衬底中注入相反极性的杂质来形成像素104的光电二极管的p-n结。作为InGaAs层的掺杂杂质示例,p型掺杂杂质可以包括C、Be和Zn,n型掺杂杂质可以包括Si。本领域技术人员可以根据像素衬底的半导体材料想到各种合适的杂质以及对应的掺杂工艺,它们都被包括在本发明的范围内,在此不再详细说明。另外,本领域技术人员可以想到各种制作半导体衬底和形成像素的方法,它们都被包括在本发明的范围内,在此不再详细说明。
在图2中的步骤202处,如图3B所示,在像素衬底103上形成金属连线层102。金属连线层102可以包括多个金属布线层以及电介质材料层。形成金属连线层102中的一个金属布线层和电介质材料层的步骤例如包括:形成电介质材料层、对电介质材料层进行图案化处理以形成接触窗口(通孔)、形成金属层、对金属层进行图案化处理。以上步骤可以多次重复,来形成多层金属布线和电介质材料层。另外,以上步骤中还可以包括平坦化处理(例如,化学机械研磨(CMP)处理),以提高器件表面的平坦度从而改善电介质材料层和/或金属层的成膜质量。用于形成金属层的金属化材料包括金属(Al、Cu、W、Mo、Ta、Ti)及其合金、多晶硅和金属硅化物(WSi2、MSi2和TiSi2等),它们可以采利用本领域已知的任何合适的工艺来形成,包括但不限于:物理汽相沉积(PVD)(或溅射)、化学汽相沉积(CVD)、原子层沉积(ALD)、喷镀或其组合。用于形成电介质材料层的电介质材料可以是氧化硅、掺磷氧化硅等。电介质材料有利地可以是低介电常数的电介质材料,以减小层间电容,增加电介质材料层的绝缘性能,提高器件的高频工作性能等。低介电常数的电介质材料例如包括氢化硅氧烷(HSQ)、甲基硅氧烷(MSQ)、掺F的氧化硅、低K的旋涂玻璃、含氟聚芳醚(PAE)、含F的聚酰亚胺、苯并环丁烯树脂(BCB)、有机硅氧烷聚合物、多孔材料等。电介质材料层可以采利用本领域已知的任何合适的工艺来形成,包括但不限于:物理汽相沉积(PVD)(或溅射)、化学汽相沉积(CVD)、热氧化、旋涂或其组合。本领域技术人员可以根据需要想到各种合适的金属和电介质材料以及各种制造工艺,它们都被包括在本发明的范围内,在此不再详细说明。
在图2中的步骤203处,如图3C所示,在金属连线层102上形成半导体材料层105。该半导体材料层105的半导体材料的量子效率低于像素衬底的半导体材料的量子效率。在一个实施例中,半导体材料层105可以是硅、锗、SiC、SiGe中的一个或多个。这些半导体材料层可以采利用本领域已知的任何合适的工艺来形成,包括但不限于:物理汽相沉积(PVD)(或溅射)、化学汽相沉积(CVD)、原子层沉积(ALD)、分子束外延生长(MBE)。在一个实施例中,半导体材料层105可以是低温多晶硅。低温多晶硅可以采利用本领域已知的任何合适的工艺来形成,包括但不限于:可以通过激光退火、等离子体增强化学气相沉积(PECVD)、催化化学气相沉积(CAT-CVD)、微波电子回旋共振CVD和金属诱导晶化(MIC)。由低温多晶硅来形成半导体材料层105并在之后制成信号处理电路,可以利用低温多晶硅的高载流子迁移率来例如减小电阻损耗,提高成像效果等。另外,由于形成低温多晶硅的温度通常低于400摄氏度,不会对下方的金属布线层102和像素衬底103造成损坏。
在图2中的步骤204处,如图3D所示,在半导体材料层105中形成信号处理电路来形成逻辑器件层101,并且像素衬底103中的像素104通过金属连线层102电连接到逻辑器件层101中的信号处理电路。由半导体材料层105形成信号处理电路的工艺是本领域中已知的,并且这些内容都被包括在本说明书中,在此不再详细描述。
在不同实施例中,所提供的衬底可以是经过减薄的或者未经过减薄的。
在衬底未经过减薄的实施例中,可选地还可以包括图2中由虚线框表示的步骤205,即,如图3E所示,从像素衬底103的与形成了像素104的表面相对的背面对像素衬底进行减薄处理,从而从背面将像素衬底减薄至合适的厚度。为了便于进行减薄处理,可以在进行减薄处理之前将整个器件翻转过来,从而使得像素衬底103的与形成了像素104的表面相对的背面朝向上方,如图3E所示。例如,通过减小像素衬底的厚度,可以使得像素104与衬底背面的表面的距离减小,增加进入像素104的光的强度。例如,可以使得像素104完全暴露到衬底背面的表面。减薄工艺可以包括机械研磨工艺和化学减薄工艺。在机械研磨工艺过程中,可以从像素衬底中大量地去除衬底材料。另外,可以通过化学减薄工艺向像素衬底的背面应用化学蚀刻剂以将像素衬底精确地减薄至期望的厚度。通常,图像传感器中的像素衬底的厚度为5-10微米。在一个实施例中,像素衬底的厚度可以小于5微米,甚至低至2-3微米。可以根据应用类型和设计需求来配置衬底的厚度。
此外,本领域技术人员均能理解,在图2中的步骤205之后,在一些情况下还会进行后续处理步骤206,如图3F所示,还可以在像素衬底的背面上制作介电层、抗反射涂层、光隔离结构、滤色器和微透镜等部件,这些部件在图中由106表示,并且在此不再详细说明。
根据以上步骤制造的堆叠式图像传感器,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率,与像素衬底和逻辑器件层由相同的半导体材料制作的堆叠式图像传感器相比,可以在相同光照强度下产生更多的电子,从而增加期间的成像质量。另外,在根据本公开的一个或多个实施例中,采用这些材料制作逻辑器件层可以使得逻辑器件层具有较高的电子迁移率,从而例如提高逻辑器件层中的处理电路的处理性能等。
图4示出了根据本公开的另一个实施例的制造堆叠式图像传感器的方法的流程图。图5A到图5F是示意性地示出了与图4所示的方法的步骤对应的堆叠式图像传感器的截面图。
具体来说,在图4中的步骤401处,如图5A所示,提供像素衬底103,在像素衬底103中具有像素104。如上文讨论的,像素衬底103的半导体材料可以包括由III-V族元素构成的多元半导体材料。具体来说,像素衬底103的半导体材料包括InP、GaAs、GaP、GaSb、InAs、InSb、InGaAs、InGaAsP中的至少一个。另外,形成像素衬底103的材料和工艺与上文中参照图2中的步骤201和图3A描述的材料和工艺相似,在此不再重复。
在图4中的步骤402处,如图5B所示,提供逻辑衬底107,在该逻辑衬底107中形成信号处理电路来形成逻辑器件层101。该逻辑衬底107的半导体材料的量子效率低于像素衬底103的半导体材料的量子效率。在一个实施例中,逻辑衬底107可以直接由所需半导体材料形成,例如,硅、锗、SiC、SiGe等的单晶晶片。在另一个实施例中,像素衬底可以在其他半导体材料的衬底上通过本领域已知的任何合适的工艺形成所需半导体材料来形成,所涉及的工艺包括但不限于:物理汽相沉积(PVD)(或溅射)、化学汽相沉积(CVD)、原子层沉积(ALD)、分子束外延生长(MBE)等。例如,可以在硅衬底上通过CVD等方式生长SiC材料,来形成SiC衬底。另外,如此形成的SiC衬底还可以被减薄等,以去除SiC层下方的硅衬底。在一个实施例中,逻辑衬底107也可以使用低温多晶硅材料。在逻辑衬底107中形成信号处理电路来形成逻辑器件层101的工艺是本领域中已知的,并且这些内容都被包括在本说明书中,在此不再详细描述。
在图4中的步骤403处,在像素衬底103和逻辑衬底107中的至少一个上形成金属连线层102。图5C中示意性地示出了在像素衬底103上形成金属连线层102的示例。本领域技术人员可以明白,金属连线层102可以形成在逻辑衬底107上,或者像素衬底103和逻辑衬底107二者上。金属连线层102可以包括多个金属布线层以及电介质材料层。形成金属连线层102的材料和工艺与上文中参照图2中的步骤202和图3B描述的材料和工艺相似,在此不再重复。此外,本领域技术人员可以根据需要想到各种合适的金属和电介质材料以及各种制造工艺,它们都被包括在本发明的范围内,在此不再详细说明。
在图4中的步骤404处,如图5D所示,通过金属连线层102将逻辑衬底107与像素衬底103键合在一起,使得像素衬底103中的像素104通过金属连线层102电连接到逻辑器件层101中的信号处理电路。具体来说,如图5D所示,将其上形成了金属连线层102的像素衬底103翻转并放置在逻辑衬底107上,使得像素104通过金属连线层102电连接到逻辑器件层101。根据键合界面的材料不同,根据本公开的实施例可以采用半导体材料-电介质材料界面键合、半导体材料-金属界面键合、金属界面-金属界面键合、金属界面-电介质材料界面键合和电介质材料-电介质材料界面键合中的一个或多个。本领域中常用的键合工艺根据键合工艺的温度包括高温键合和低温键合。高温键合类似于焊接,通过高温退火使得界面处的材料融化、扩散而形成键合。低温键合包括表面活化低温键合、真空键合、中间介质键合。而中间介质键合还包括共晶键合、黏着键合和玻璃介质键合。低温键合技术由于温度较低,相对更适合于半导体器件的制造。以上各种键合技术对于本领域技术人员来说是已知的,在此不再详细说明,并且本领域技术人员可以根据需要将任何键合技术或它们的组合应用到本公开的技术方案中。通过键合,像素衬底103中的像素104通过金属连线层102电连接到逻辑器件层101中的信号处理电路,从而形成了堆叠式图像传感器的器件。
与上文中参照图2中的步骤205和图3E描述的工艺相似地,在图4所示的方法中可选地还可以包括图3中由虚线框表示的步骤305,即,如图5E所示,从像素衬底103的与形成了像素104的表面相对的背面对像素衬底进行减薄处理,从而从背面将衬底减薄至合适的厚度。另外,根据需要,还可以对逻辑衬底107进行减薄处理。例如,可以通过减薄去除逻辑衬底107中的半导体材料,并且仅保留所需的信号处理电路部分。
此外,与图2所示的方法类似地,本领域技术人员均能理解,在步骤405之后,在一些情况下还会进行后续处理步骤406,如图5F所示,还可以在像素衬底的背面上制作介电层、抗反射涂层、光隔离结构、滤色器和微透镜等部件,这些部件在图中由106表示,并且在此不再详细说明。
本领域技术人员可以明白,根据图4描述的步骤不一定按照图中所示的顺序进行。例如,步骤401和步骤402的顺序可以颠倒或者这两个步骤可以同时进行。另外,在金属连线层102形成在像素衬底103上的情况下,步骤403可以紧接在步骤401之后执行。类似地,在金属连线层102形成在像素衬底103和逻辑衬底107二者上的情况下,步骤403可以分别紧接在步骤401和步骤402之后进行。本领域技术人员可以想到各种执行顺序,都被包括在本公开的范围内。
根据以上步骤制造的堆叠式图像传感器,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率,可以获得具有更高的量子效率的像素,从而提高成像质量。另外,在根据本公开的一个或多个实施例中,采用这些材料制作逻辑器件层可以使得逻辑器件层具有较高的电子迁移率,从而例如提高逻辑器件层中的处理电路的处理性能等。根据如图4所示的方法制造堆叠式图像传感器,由于逻辑器件层是在逻辑衬底中单独制作的,例如可以增加逻辑器件层的制作效率、减小工艺复杂度等。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等,如果存在的话,用于描述性的目的而并不一定用于描述不变的相对位置。应当理解,这样使用的词语在适当的情况下是可互换的,使得在此所描述的本公开的实施例,例如,能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的,词语“示例性的”意指“用作示例、实例或说明”,而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且,本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的,词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
上述描述可以指示被“连接”或“耦合”在一起的元件或节点或特征。如在此所使用的,除非另外明确说明,“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地,除非另外明确说明,“耦合”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用,即使这两个特征可能并没有直接连接也是如此。也就是说,“耦合”意图包含元件或其它特征的直接连结和间接连结,包括利用一个或多个中间元件的连接。
另外,仅仅为了参考的目的,还可以在下面描述中使用某种术语,并且因而并非意图限定。例如,除非上下文明确指出,否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解,“包括/包含”一词在本文中使用时,说明存在所指出的特征、整体、步骤、操作、单元和/或组件,但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中,术语“提供”从广义上用于涵盖获得对象的所有方式,因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
本领域技术人员应当意识到,在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作,单个操作可以分布于附加的操作中,并且操作可以在时间上至少部分重叠地执行。而且,另选的实施例可以包括特定操作的多个实例,并且在其他各种实施例中可以改变操作顺序。但是,其它的修改、变化和替换同样是可能的。因此,本说明书和附图应当被看作是说明性的,而非限制性的。
另外,本公开的实施例还可以包括以下示例
1、一种堆叠式图像传感器,其特征在于包括:
逻辑器件层,在该逻辑器件层中具有信号处理电路;
位于逻辑器件层上的金属连线层;
位于金属连线层上的像素衬底,像素衬底中的像素通过金属连线层电连接到逻辑器件层中的信号处理电路,
其中,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。
2、根据项目1所述的堆叠式图像传感器,其特征在于,像素衬底的半导体材料包括由III-V族元素构成的多元半导体材料。
3、根据项目2所述的堆叠式图像传感器,其特征在于,像素衬底的半导体材料包括InP、GaAs、GaP、GaSb、InAs、InSb、InGaAs、InGaAsP中的至少一个。
4、根据项目1所述的堆叠式图像传感器,其特征在于,逻辑器件层的半导体材料包括硅、锗、SiC、SiGe中的至少一个。
5、根据项目4所述的堆叠式图像传感器,其特征在于,逻辑器件层的半导体材料包括低温多晶硅。
6、根据项目1-5中任一项所述的堆叠式图像传感器,其特征在于,像素衬底的半导体材料的量子效率大于60%。
7、根据项目6所述的堆叠式图像传感器,其特征在于,逻辑器件层的半导体材料的量子效率为60%以下。
8、一种制造堆叠式图像传感器的方法,其特征在于包括:
提供像素衬底,在像素衬底中具有像素,
在像素衬底上形成金属连线层,
在金属连线层上提供半导体材料层,
在半导体材料层中形成信号处理电路来形成逻辑器件层,并且像素衬底中的像素通过金属连线层电连接到逻辑器件层中的信号处理电路,
其中,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。
9、根据项目8所述的方法,其特征在于还包括:
从像素衬底的与形成了像素的表面相对的背面对像素衬底进行减薄处理。
10、根据项目8所述的方法,其特征在于,像素衬底的半导体材料包括由III-V族元素构成的多元半导体材料。
11、根据项目10所述的方法,其特征在于,像素衬底的半导体材料包括InP、GaAs、GaP、GaSb、InAs、InSb、InGaAs、InGaAsP中的至少一个。
12、根据项目8所述的方法,其特征在于,逻辑器件层的半导体材料包括硅、锗、SiC、SiGe中的至少一个。
13、根据项目12所述的方法,其特征在于,逻辑器件层的半导体材料包括低温多晶硅。
14、根据项目8-13中任一项所述的方法,其特征在于,像素衬底的半导体材料的量子效率大于60%。
15、根据项目14所述的方法,其特征在于,其特征在于,逻辑器件层的半导体材料的量子效率为60%以下。
16、一种堆叠式图像传感器的制造方法,其特征在于包括:
提供像素衬底,在像素衬底中具有像素,
提供逻辑衬底,在该逻辑衬底中形成信号处理电路来形成逻辑器件层,
在像素衬底和逻辑衬底中的至少一个上形成金属连线层,
通过金属连线层将逻辑衬底与像素衬底键合在一起,使得像素衬底中的像素通过金属连线层电连接到逻辑器件层中的信号处理电路,
其中,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。
17、根据项目16所述的方法,其特征在于还包括:
从像素衬底的与键合表面相对的背面对像素衬底进行减薄处理。
18、根据项目16所述的方法,其特征在于,像素衬底的半导体材料包括由III-V族元素构成的多元半导体材料。
19、根据项目18所述的方法,其特征在于,像素衬底的半导体材料包括InP、GaAs、GaP、GaSb、InAs、InSb、InGaAs、InGaAsP中的至少一个。
20、根据项目16所述的方法,其特征在于,逻辑器件层的半导体材料包括硅、锗、SiC、SiGe中的至少一个。
21、根据项目16-20中任一项所述的方法,其特征在于,像素衬底的半导体材料的量子效率大于60%。
22、根据项目21所述的方法,其特征在于,其特征在于,逻辑器件层的半导体材料的量子效率为60%以下。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明,但是本领域的技术人员应该理解,以上示例仅是为了进行说明,而不是为了限制本公开的范围。在此公开的各实施例可以任意组合,而不脱离本公开的精神和范围。本领域的技术人员还应理解,可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

Claims (9)

1.一种堆叠式图像传感器,其特征在于包括:
逻辑器件层,在该逻辑器件层中具有信号处理电路;
位于逻辑器件层上的金属连线层;
位于金属连线层上的像素衬底,像素衬底中的像素通过金属连线层电连接到逻辑器件层中的信号处理电路,
其中,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。
2.根据权利要求1所述的堆叠式图像传感器,其特征在于,像素衬底的半导体材料包括由III-V族元素构成的多元半导体材料。
3.根据权利要求2所述的堆叠式图像传感器,其特征在于,像素衬底的半导体材料包括InP、GaAs、GaP、GaSb、InAs、InSb、InGaAs、InGaAsP中的至少一个。
4.根据权利要求1所述的堆叠式图像传感器,其特征在于,逻辑器件层的半导体材料包括硅、锗、SiC、SiGe中的至少一个。
5.根据权利要求4所述的堆叠式图像传感器,其特征在于,逻辑器件层的半导体材料包括低温多晶硅。
6.根据权利要求1-5中任一项所述的堆叠式图像传感器,其特征在于,像素衬底的半导体材料的量子效率大于60%。
7.根据权利要求6所述的堆叠式图像传感器,其特征在于,逻辑器件层的半导体材料的量子效率为60%以下。
8.一种制造堆叠式图像传感器的方法,其特征在于包括:
提供像素衬底,在像素衬底中具有像素,
在像素衬底上形成金属连线层,
在金属连线层上提供半导体材料层,
在半导体材料层中形成信号处理电路来形成逻辑器件层,并且像素衬底中的像素通过金属连线层电连接到逻辑器件层中的信号处理电路,
其中,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。
9.一种堆叠式图像传感器的制造方法,其特征在于包括:
提供像素衬底,在像素衬底中具有像素,
提供逻辑衬底,在该逻辑衬底中形成信号处理电路来形成逻辑器件层,
在像素衬底和逻辑衬底中的至少一个上形成金属连线层,
通过金属连线层将逻辑衬底与像素衬底键合在一起,使得像素衬底中的像素通过金属连线层电连接到逻辑器件层中的信号处理电路,
其中,像素衬底的半导体材料的量子效率高于逻辑器件层的半导体材料的量子效率。
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* Cited by examiner, † Cited by third party
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US20130284889A1 (en) * 2010-11-03 2013-10-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Monolithic multispectral visible and infrared imager
CN104285296A (zh) * 2012-05-07 2015-01-14 (株)赛丽康 具有异质结结构的芯片堆栈式图像传感器及其制造方法
CN107039478A (zh) * 2015-12-29 2017-08-11 台湾积体电路制造股份有限公司 集成芯片与其形成方法

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