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CN109117114B - 一种基于查找表的低复杂度近似乘法器 - Google Patents

一种基于查找表的低复杂度近似乘法器 Download PDF

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Abstract

一种基于查找表的低复杂度近似乘法器，属于集成电路技术领域。包括查找表存储模块和近似加法器模块，查找表存储模块包括N个存储单元分别用于存储N个系数，其中第i个存储单元存储的第i个系数为将R位乘数左移i‑1位并在低i‑1位补0形成的R+i‑1位的二进制数；N个存储单元分别由对应的N位被乘数控制，当被乘数的第i‑1位为1时将对应的第i个存储单元存储的第i个系数作为查找表存储模块的第i个输出信号输出到近似加法器模块中，当被乘数的第i‑1位为0时将0作为查找表存储模块的第i个输出信号输出到近似加法器模块中；近似加法器模块将查找表存储模块的N个输出信号相加后产生乘法器的输出信号。本发明解决了输入大位宽时存在的面积过大的问题。

Description

一种基于查找表的低复杂度近似乘法器
技术领域
本发明属于集成电路技术领域，特别涉及一种基于查找表的低复杂度近似乘法器。
背景技术
乘法器是数字集成电路中一种非常重要的基本单元。在数字系统设计中，乘法器的性能和功耗很大程度上影响着整个数字系统。在便携式无线通信等对数据吞吐量要求较高且对功耗有一定限制的应用场合中，作为基本单元的乘法器需要有较高的工作速率且功耗不能太高。
在一些乘数固定的乘法运算中，基于查找表的乘法器以其动态功耗低且工作速率高有着很大的优势。传统的乘法器运算过程复杂，基于查找表的乘法器由于采用提前存储所有可能的乘法结果的方式，在乘数固定的前提下，将不同被乘数所可能产生的所有乘法结果通过ROM或RAM存储记忆，当不同的被乘数输入时，通过简单的译码器即可将输入对应乘法结果输出。相较于传统乘法器，基于查找表的乘法器在整个乘法过程中只是通过读取存储器中的数据就能将结果输出，因此极大的缩短了乘法运算延迟且降低了乘法运算动态功耗。
传统基于查找表的乘法器一般应用于输入位宽较小的乘法计算中，当输入位宽较大时，乘数与被乘数的乘法结果数量也会随之增大，每当输入位宽增加一位，需要存储的乘法结果数量就会翻倍，这样导致当输入位宽达到一定位数时，需要对乘法结果进行存储的存储空间将会变得非常庞大，使得存储单元的面积也变得非常大，因此极大的限制了基于查找表的乘法器在大位宽乘法中的进一步应用。
发明内容
针对上述传统基于查找表的乘法器存在的不适用于大位宽乘法应用的问题，本发明提出一种基于查找表的低复杂度近似乘法器，通过提出一种全新的查找表存储方式并结合加法器解决了乘法器在输入大位宽时存在的面积过大的问题。
本发明的技术方案为：
一种基于查找表的低复杂度近似乘法器，所述乘法器的被乘数为N位二进制数，乘数为R位二进制数，其中N和R均为正整数；
所述乘法器包括查找表存储模块和近似加法器模块；
所述查找表存储模块包括N个存储单元分别用于存储N个系数，其中第i个存储单元存储的第i个系数为将R位乘数左移i-1位并在低i-1位补0形成的R+i-1位的二进制数，i为正整数且
Figure SMS_1
；
所述N个系数均有符号，第N个系数符号为负，第1至第N-1个系数符号为正；
所述N个存储单元分别由对应的N位被乘数控制，所述被乘数的第i-1位用于控制第i个存储单元；当所述被乘数的第i-1位为1时将对应的第i个存储单元存储的第i个系数作为所述查找表存储模块的第i个输出信号输出到所述近似加法器模块中，当所述被乘数的第i-1位为0时将0作为所述查找表存储模块的第i个输出信号输出到所述近似加法器模块中；
所述近似加法器模块将所述查找表存储模块的N个输出信号相加后产生所述乘法器的输出信号。
具体的，所述近似加法器模块包括多个判断控制模块和加法模块。
将所述查找表的第M+1个输出信号至第N个输出信号对应的所述被乘数的第M位至第N-1位分为多组判断信号，其中M为0至N-1的整数，所述多组判断信号分别作为所述多个判断控制模块的输入信号，每组判断信号包括所述被乘数的相邻两位。
每个所述判断控制模块中，当所述判断控制模块的两个输入信号都为1时，所述判断控制模块将其两个输入信号对应的所述查找表的两个输出信号输出到所述加法模块中作为所述加法模块的输入信号；当所述判断控制模块的两个输入信号中有且只有一个为1时，所述判断控制模块将其为1的输入信号对应的所述查找表的输出信号输出到所述加法模块中作为所述加法模块的输入信号；当所述判断控制模块的两个输入信号都为0时，所述判断控制模块将0输出到所述加法模块中作为所述加法模块的输入信号；
当所述查找表的第M+1个输出信号至第N个输出信号共有奇数个时，将所述查找表的第N个输出信号输出到所述加法模块中作为所述加法模块的输入信号；
所述加法模块的输入信号还包括所述查找表存储模块的第1个输出信号至第M个输出信号，所述加法模块将其所有输入信号进行加法运算得到所述乘法器的输出信号。
具体的，所述加法模块对其所有输入信号的低K+1位做近似压缩，对其所有输入信号的第K位之后的高位做全精度压缩，其中K为正整数且不大于R+N-1。
具体的，所述近似压缩为或门压缩，所述全精度压缩为3-2压缩。
本发明的有益效果为：本发明改进了查找表的设计，并结合近似加法器实现了基于查找表的低复杂度近似乘法器，在输入位宽较大的情况下具有更小的存储面积，保持了查找表乘法器动态功耗较低和吞吐率较大的优势。
附图说明
图1 为本发明提出的一种基于查找表的低复杂度近似乘法器的整体结构示意图。
图2 为本发明中查找表存储模块的内部结构示意图。
图3为本发明中近似加法器模块的结构示意图。
图4为本发明中加法模块的工作原理示意图。
图5为本发明中加法模块的压缩方式示意图。
实施方式
下面结合附图和具体实施例对本发明进行详细的描述。
如图1所示，本发明提出的乘法器，包括查找表存储模块和近似加法器模块，其中查找表存储模块的一个输入端分别连接N位被乘数，另一个输入端连接N个系数分别存储到N个存储单元中，每个系数是由乘数根据被乘数的对应位数进行移位得到的不同预乘法结果，查找表存储模块将系数从外部输入之后再根据外部输入的被乘数产生查找表存储模块的输出并传递给近似加法器模块。如被乘数第0位为b0，第1位为b1，……第N-1位为bN-1，则N位二进制数的被乘数为bN-1……b1b0；乘数第0位为a0，第1位为a1，……第R-1位为aR-1，则R位二进制数的乘数为aR-1……a1a0。
查找表存储模块的内部结构如图2所示，第1个系数存储到第1个存储单元中，第1个系数为R位乘数左移0位，即aR-1……a1a0；第2个系数为R位乘数左移1位并在低1位补0得到，即aR-1……a1a00；第3个系数为R位乘数左移2位并在低2位补0得到，即aR-1……a1a000；……第N个系数为R位乘数左移N-1位并在低N-1位补0得到，且第N个系数符号为负，即第N个系数为-aR-1……a1a00……0，第N个系数可以在第N-1个系数的基础上取补后得到，所有系数都为有符号数且符号位为1位，第N个系数符号为负，第1至第N-1个系数符号为正。如当被乘数位宽为4，即被乘数为4位二进制数，同时乘数的十进制表达为A时，存储的4个系数分别是A、2A、4A和-8A，这是由于2A的二进制表达式即为将A的二进制数向左移1位并在第0位补0。外部输入系数的顺序也是查找表存储模块的存储顺序，即外部输入的第1个系数存储在查找表存储模块中的第1个存储单元中。当被乘数位宽为N，乘数A的位宽为R时，设1位数占用存储空间为单位1，则需要总存储空间为
Figure SMS_2
。
查找表存储模块的输出为查找表存储模块根据外部输入的N位被乘数得到存储的对应系数的数据组合。查找表存储模块的数据输入方式为并行，依据被乘数确定乘数的存储数量以及存储方式得到固定的系数存储到对应的存储单元中。第1个存储单元存储第1个系数aR-1……a1a0并由被乘数的第0位b0控制，当被乘数的第0位b0为1时输出第1个系数aR-1……a1a0作为查找表存储模块的第1个输出信号，当被乘数的第0位b0为0时输出0作为查找表存储模块的第1个输出信号。同样的，第i个存储单元存储第i个系数aR-1……a1a00……0并由被乘数的第i-1位bi-1控制，当被乘数的第i-1位bi-1为1时输出第i个系数aR-1……a1a00……0作为查找表存储模块的第i个输出信号，当被乘数的第i-1位bi-1为0时输出0作为查找表存储模块的第i个输出信号。如当外部输入的N位被乘数中只有第0位、第3位和第N-1位为1，其余为0时，查找表存储模块的输出就是第1个系数、第4个系数和第N个系数的组合，其余为0。
查找表存储模块的N个输出信号为一组位宽不同的二进制有符号数，这N个输出信号根据输入的被乘数对应的位数可以为0或查找表存储模块存储的对应系数，输出最小位宽为R，最大位宽为R+log2N。
N个存储单元分别由N位被乘数控制输出查找表存储模块的N个输出信号至近似加法器模块中，近似加法器模块将输出查找表存储模块的N个输出信号相加后得到本发明的乘法器的输出信号。
一些实施例中，本发明还将近似加法器模块进行改进，利用多个判断控制模块判断是将查找表存储模块的第M+1个输出信号至第N个输出信号直接输入加法模块进行第一次加法运算，或直接将相邻两个查找表存储模块的其中一个输出信号输入加法模块而跳过这两个输出信号本该有的第一次加法运算，或直接将0作为输入加法模块而跳过相邻两个查找表存储模块的这两个输出信号本该有的第一次加法运算。如图4所示，是加法模块的工作原理，若不引入判断控制模块，则加法模块进行第一次加法运算时需要将查找表存储模块的N个输出信号都进行处理，所有查找表存储模块的输出信号可以排列成传统乘法器的部分积相加的形式，圆圈表示所述查找表输出的数，三角形表示扩展的符号位。以所述查找表存储模块的第1个输出信号为起点，所述查找表存储模块的其余输出信号依次左移一位，并以所述查找表存储模块的第N个输出信号为终点。
如图3所示是本实施例中进行改进的近似加法器模块，包括多个判断控制模块和加法模块，将查找表的第M+1个输出信号至第N个输出信号对应的被乘数的第M位至第N-1位分为多组判断信号，其中M为0至N-1的整数，M的取值根据近似加法模块运算速度的需要，M越小，近似加法模块运算越快，但会带来额外硬件开销；多组判断信号分别作为多个判断控制模块的输入信号，每组判断信号包括被乘数的相邻两位，从被乘数的第M位开始向高位递进，依次将相邻的被乘数的两位二进制数据作为一组判断信号，这样避免了重复判断。
每组判断控制模块用于根据其两个输入信号是否都为1而决定是否将对应的查找表存储模块的输出信号输入至加法模块相加或直接输出至加法模块从而跳过本该有的第一次加法过程。如图3所示，以输入信号为被乘数的第M位和第M+1位的第一判断控制模块为例，被乘数的第M位bM和第M+1位bM+1通过一个数字逻辑电路产生三个控制信号JM、JM+1与JMM+1，当被乘数的第M位bM和第M+1位bM+1都为1时，控制信号JMM+1为1，控制信号JM和JM+1为0；当被乘数的第M位bM为1，第M+1位bM+1为0时，控制信号JM为1，控制信号JMM+1和JM+1为0；当被乘数的第M位bM为0，第M+1位bM+1为1时，控制信号JM+1为1，控制信号JMM+1和JM为0；当被乘数的第M位bM和第M+1位bM+1都为0时，控制信号JMM+1、JM和JM+1都为0。随后第一判断控制模块根据三个控制信号JM、JM+1与JMM+1产生不同的行为，当JMM+1为1时，第一判断控制模块将被乘数的第M位bM和第M+1位bM+1对应的查找表存储模块的第M-1个输出信号和第M个输出信号传递至加法模块进行第一次加法运算；当JM为1时，第一判断控制模块直接将被乘数的第M位bM对应的查找表存储模块的第M-1个输出信号传递至加法模块作为加法模块的输入信号，跳过了查找表存储模块的第M-1个输出信号和第M个输出信号原本该有的第一次加法运算；当JM+1为1时，第一判断控制模块直接将被乘数的第M+1位bM+1对应的查找表存储模块的第M个输出信号传递至加法模块作为加法模块的输入信号，跳过了查找表存储模块的第M-1个输出信号和第M个输出信号原本该有的第一次加法运算；当JM、JM+1与JMM+1都为0时，第一判断控制模块直接将0传递至加法模块作为加法模块的输入信号，跳过了查找表存储模块的第M-1个输出信号和第M个输出信号的原本该有的第一次加法运算。
同样的，其余判断控制模块按照第一判断控制模块的方法处理查找表存储模块的第M+1至第N个输出信号并产生对应的加法模块的输入信号，当查找表的第M+1个输出信号至第N个输出信号共有奇数个时，将查找表的第N个输出信号直接输出到加法模块中作为加法模块的输入信号，加法模块的输入信号还包括查找表存储模块的第1个输出信号至第M个输出信号，随后加法模块将其所有输入信号进行多次加法运算得到乘法器的输出信号。
按照这种方法，本实施例简化了近似加法器模块的第一次加法运算，使得第一次加法运算由本来需要处理N个数据简化为处理小于N个的数据。
一些实施例中，本发明将加法模块的加法运算分为近似压缩或全精度压缩，近似压缩可以为或门压缩，全精度压缩可以为3-2压缩。加法运算的输出信号为完成所有加法运算后得到的乘法器的输出信号，为N+R位的二进制数据，全精度压缩的区域与近似压缩的区域可以以最终加法结果的第K位为分界线，将加法模块的每个输入信号从最低位即第0位到第K位的低K+1位为近似区域做近似压缩，从第K位至最高位为全精度区域做全精度压缩。当K大于加法模块输入信号的总位数时，该加法模块的输入信号只做近似压缩。如图5所示，本实施例中全精度区域使用3-2压缩方式对每相邻的查找表存储模块的两个输出信号同时进行树形压缩，全精度区域最低位3-2压缩进位设为1，近似区域使用二输入或门对每相邻的查找表存储模块的两个输出信号同时进行或门压缩。将多次3-2压缩与多次或门压缩的最终结果合并得到最终加法结果即为乘法器的最终输出信号。通过这种方法可以调整加法模块的精度，K的取值根据运算精度的需要，K越大运算精度越低，得到的加法模块的近似结果作为乘法器的输出信号能够有效节省运算时间和功耗。
由于被乘数为N位，乘数A位R位，设每1bit数据占用存储空间为1，则传统基于查找表的乘法器需要占用的存储空间为
Figure SMS_3
，相比于传统的基于查找表的乘法器，本发明提出的基于查找表的低复杂度近似乘法器所占用的存储空间为
Figure SMS_4
，由于本发明引入了近似加法器，因此在采用3-2压缩时，N位宽被乘数输入所需压缩器数目随着N越大越接近N，设1个3-2压缩器占用面积为1bit SRAM所需存储空间的5倍，则本发明的总面积应为/>
Figure SMS_5
。在乘数、被乘数位宽相同，分别为8位与16位的情况下，本发明相较于传统基于查找表的乘法器的面积分别减少了89.6%与99.9%。
综上所述，本发明在乘法器中引入了加法运算，并将其与查找表结合，设计了一种新的查找表存储模块的存储方式，能够改进传统基于查找表的乘法器在输入过大时存在的存储面积过大的问题；同时通过引入近似加法器，减小了电路的硬件开销与整体能耗，并提高了整体乘法的运算速度。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其他各种具体变形和组合，这些变形和组合仍然在本发明的保护范围之内。

Claims (3)

1.一种基于查找表的低复杂度近似乘法器，所述乘法器的被乘数为N位二进制数，乘数为R位二进制数，其中N和R均为正整数；
其特征在于，所述乘法器包括查找表存储模块和近似加法器模块；
所述查找表存储模块包括N个存储单元分别用于存储N个系数，其中第i个存储单元存储的第i个系数为将R位乘数左移i-1位并在低i-1位补0形成的R+i-1位的二进制数，i为正整数且
Figure QLYQS_1
；
所述N个系数均有符号，第N个系数符号为负，第1至第N-1个系数符号为正；
所述N个存储单元分别由对应的N位被乘数控制，所述被乘数的第i-1位用于控制第i个存储单元；当所述被乘数的第i-1位为1时将对应的第i个存储单元存储的第i个系数作为所述查找表存储模块的第i个输出信号输出到所述近似加法器模块中，当所述被乘数的第i-1位为0时将0作为所述查找表存储模块的第i个输出信号输出到所述近似加法器模块中；
所述近似加法器模块将所述查找表存储模块的N个输出信号相加后产生所述乘法器的输出信号；
所述近似加法器模块包括多个判断控制模块和加法模块；
将所述查找表的第M+1个输出信号至第N个输出信号对应的所述被乘数的第M位至第N-1位分为多组判断信号，其中M为0至N-1的整数，所述多组判断信号分别作为所述多个判断控制模块的输入信号，每组判断信号包括所述被乘数的相邻两位；
每个所述判断控制模块中，当所述判断控制模块的两个输入信号都为1时，所述判断控制模块将其两个输入信号对应的所述查找表的两个输出信号输出到所述加法模块中作为所述加法模块的输入信号；当所述判断控制模块的两个输入信号中有且只有一个为1时，所述判断控制模块将其为1的输入信号对应的所述查找表的输出信号输出到所述加法模块中作为所述加法模块的输入信号；当所述判断控制模块的两个输入信号都为0时，所述判断控制模块将0输出到所述加法模块中作为所述加法模块的输入信号；
当所述查找表的第M+1个输出信号至第N个输出信号共有奇数个时，将所述查找表的第N个输出信号输出到所述加法模块中作为所述加法模块的输入信号；
所述加法模块的输入信号还包括所述查找表存储模块的第1个输出信号至第M个输出信号，所述加法模块将其所有输入信号进行加法运算得到所述乘法器的输出信号。
2.根据权利要求1所述的基于查找表的低复杂度近似乘法器，其特征在于，所述加法模块对其所有输入信号的低K+1位做近似压缩，对其所有输入信号的第K位之后的高位做全精度压缩，其中K为正整数且不大于R+N-1。
3.根据权利要求2所述的基于查找表的低复杂度近似乘法器，其特征在于，所述近似压缩为或门压缩，所述全精度压缩为3-2压缩。
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