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CN108780619A - 薄膜晶体管基板和显示面板 - Google Patents

薄膜晶体管基板和显示面板 Download PDF

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CN108780619A
CN108780619A CN201780014801.5A CN201780014801A CN108780619A CN 108780619 A CN108780619 A CN 108780619A CN 201780014801 A CN201780014801 A CN 201780014801A CN 108780619 A CN108780619 A CN 108780619A
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CN
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冈田训明
内田诚
内田诚一
上田直树
佐佐木贵启
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Sharp Corp
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Abstract

阵列基板(薄膜晶体管基板)(11b)具备：源极配线(配线)(20)；TFT(薄膜晶体管)(17)，其具有多个电极(17a、17b、17c)；配线连接部(31)，其至少一部分构成多个电极(17a、17b、17c)中的任一电极，且其连接到源极配线(20)，包括透光性导电材料。

Description

薄膜晶体管基板和显示面板
技术领域
本发明涉及薄膜晶体管基板和显示面板。
背景技术
以往，作为液晶显示装置的一例，已知下述专利文献1中记载的液晶显示装置。在专利文献1记载的液晶显示装置所具备的薄膜晶体管基板中，源极部由设置在栅极绝缘膜和氧化物半导体膜的上层的源极金属形成，漏极部由使氧化物半导体膜中的包含与栅极区域侧相反的一侧的表面的一部分氧化物半导体膜低电阻化而成的低电阻化区域构成。
现有技术文献
专利文献
专利文献1：特许第5330603号公报
发明内容
发明要解决的问题
在上述的专利文献1所记载的液晶显示装置中，源极部从包括源极金属的源极线朝向薄膜晶体管延伸。该源极部由于与源极线包括相同的源极金属，因此在像素中成为遮光区域而成为了使开口率降低的重要因素，成为了实现高清化上的制约。
本发明是基于上述的情况而完成的，其目的在于提高开口率。
用于解决问题的方案
本发明的薄膜晶体管基板具备：配线；薄膜晶体管，其具有多个电极；以及配线连接部，其至少一部分构成多个上述电极中的任一电极，且其连接到上述配线，包括透光性导电材料。
这样，由配线传送的信号经由连接到配线的配线连接部供应给构成薄膜晶体管的多个电极中的包括配线连接部的一部分的电极。配线连接部包括透光性导电材料，因此，若与将配线连接部的材料设为金属材料等遮光性材料的情况相比，光的透射光量增加，开口率高，从而在实现高清化等方面是优选的。
作为本发明的实施方式，优选如下构成。
(1)具备：第1透明电极，其连接到上述薄膜晶体管的多个上述电极中的任一电极，包括第1透明电极膜；以及第2透明电极，其包括隔着层间绝缘膜与上述第1透明电极膜重叠的第2透明电极膜，与上述第1透明电极之间能形成静电电容或电场，上述配线连接部包括上述第1透明电极膜或上述第2透明电极膜。这样，配线连接部包括作为透光性导电材料的第1透明电极膜或第2透明电极膜，因此，能充分提高开口率。在制造该薄膜晶体管基板时，通过将第1透明电极膜或第2透明电极膜图案化能形成第1透明电极或第2透明电极和配线连接部。由此，能实现制造成本的降低。
(2)上述薄膜晶体管是具有包括半导体膜的沟道部并且多个上述电极中包含源极电极和漏极电极的构成，上述源极电极是上述配线连接部的至少一部分，连接到上述沟道部的一端侧，上述漏极电极连接到上述沟道部的另一端侧，上述漏极电极包括上述第1透明电极膜和上述第2透明电极膜中的与上述配线连接部相同的透明电极膜。这样，漏极电极包括作为透光性导电材料的第1透明电极膜或第2透明电极膜，因此，若与将漏极电极的材料设为金属材料等遮光性材料的情况相比，光的透射光量增加，开口率更高。并且，在制造该薄膜晶体管基板时，通过将第1透明电极膜或第2透明电极膜图案化不仅能形成第1透明电极或第2透明电极和配线连接部而且能形成漏极电极。由此，能实现制造成本的进一步降低。
(3)上述薄膜晶体管是具有包括氧化物半导体膜的沟道部并且多个上述电极中包含源极电极和漏极电极的构成，上述源极电极是上述配线连接部的至少一部分，连接到上述沟道部的一端侧，上述漏极电极连接到上述沟道部的另一端侧，上述漏极电极包括使上述氧化物半导体膜局部地低电阻化而成的低电阻化区域。这样，漏极电极包括使作为透光性导电材料的氧化物半导体膜局部地低电阻化而成的低电阻化区域，因此，若与将漏极电极的材料设为金属材料等遮光性材料的情况相比，光的透射光量增加，能进一步提高开口率。在制造该薄膜晶体管基板时，通过将氧化物半导体膜图案化不仅能形成沟道部而且能形成漏极电极。由此，能实现制造成本的进一步降低。而且，漏极电极包括氧化物半导体膜的低电阻化区域，源极电极包括第1透明电极膜或第2透明电极膜，因此若与漏极电极和源极电极包括同一透明电极膜的情况相比，能采用使在漏极电极与源极电极之间确保的距离更短的设计。由此，能缩短沟道部，因此能提高薄膜晶体管的特性。
(4)上述第1透明电极是一部分与上述配线连接部重叠的像素电极，而上述第2透明电极是与上述像素电极之间形成静电电容并保持充电到上述像素电极的电位的辅助电容电极，上述配线连接部包括上述第2透明电极膜。这样，配线连接部与辅助电容电极包括同一第2透明电极膜，因此，能采用将包括第1透明电极膜的像素电极与配线连接部重叠的配置构成。由此，像素电极的形成范围变广，因此，能进一步提高开口率。
(5)上述薄膜晶体管是具有包括氧化物半导体膜的沟道部并且多个上述电极中包含源极电极和漏极电极的构成，上述源极电极是上述配线连接部的至少一部分，连接到上述沟道部的一端侧，上述漏极电极连接到上述沟道部的另一端侧，上述配线连接部包括使上述氧化物半导体膜局部地低电阻化而成的低电阻化区域。这样，配线连接部包括使作为透光性导电材料的氧化物半导体膜局部地低电阻化而成的低电阻化区域，因此，能充分提高开口率。在制造该薄膜晶体管基板时，通过将氧化物半导体膜图案化能形成沟道部和配线连接部。由此，能实现制造成本的降低。
(6)具备：第1透明电极，其连接到上述薄膜晶体管的上述漏极电极，包括第1透明电极膜；以及第2透明电极，其包括隔着层间绝缘膜与上述第1透明电极膜重叠的第2透明电极膜，与上述第1透明电极之间能形成静电电容或电场，上述漏极电极包括上述第1透明电极膜或上述第2透明电极膜。这样，漏极电极包括作为透光性导电材料的第1透明电极膜或第2透明电极膜，因此，若与将漏极电极设为金属材料等遮光性材料的情况相比，光的透射光量增加，开口率更高。并且，在制造该薄膜晶体管基板时，通过将第1透明电极膜或第2透明电极膜图案化能形成第1透明电极或第2透明电极和漏极电极。由此，能实现制造成本的进一步降低。而且，漏极电极包括第1透明电极膜或第2透明电极膜，源极电极包括氧化物半导体膜的低电阻化区域，因此若与漏极电极和源极电极包括同一透明电极膜的情况相比，能采用使在漏极电极与源极电极之间确保的距离更短的设计。由此，能缩短沟道部，因此能提高薄膜晶体管的特性。
(7)上述漏极电极包括使上述氧化物半导体膜局部地低电阻化而成的低电阻化区域。这样，漏极电极和配线连接部的源极电极均包括氧化物半导体膜的低电阻化区域，因此若与漏极电极和源极电极包括同一透明电极膜的情况相比，能采用使在漏极电极与源极电极之间确保的距离更短的设计。由此，能缩短沟道部，因此能提高薄膜晶体管的特性。
(8)上述薄膜晶体管是具有包括半导体膜的沟道部并且多个上述电极中包含源极电极和漏极电极的构成，上述源极电极是上述配线连接部的至少一部分，连接到上述沟道部的一端侧，上述漏极电极连接到上述沟道部的另一端侧，上述薄膜晶体管基板具备绝缘膜，上述绝缘膜配置在上述半导体膜的上层侧，在与上述源极电极和上述漏极电极重叠的位置分别形成有开口部。这样，例如，在源极电极和漏极电极包括配置在绝缘膜的上层侧的透明电极膜的情况下，源极电极和漏极电极通过形成于绝缘膜的2个开口部分别连接到包括半导体膜的沟道部。除此以外，例如，在半导体膜为氧化物半导体膜，源极电极和漏极电极包括使氧化物半导体膜局部地低电阻化而成的低电阻化区域的情况下，如果通过形成于绝缘膜的2个开口部使氧化物半导体膜低电阻化，则能形成连接到沟道部的源极电极和漏极电极。在任一情况下，沟道部的长度都由绝缘膜的2个开口部之间的距离规定，因此，沟道部的长度不易产生差别，从而能稳定地发挥薄膜晶体管的特性。
(9)具备多个像素，上述像素具有上述薄膜晶体管，上述多个像素至少沿着从上述配线朝向上述薄膜晶体管的上述配线连接部的延伸方向排列配置，上述绝缘膜的与上述源极电极重叠的上述开口部以在横跨上述延伸方向上相邻的上述像素之间的范围内延伸的方式形成。若在绝缘膜中对沿着配线连接部的延伸方向排列的多个像素单独形成数目相同的开口部，则需要在相邻的开口部之间设计一定的间隔。与此相对，如果与源极电极重叠的开口部在横跨配线连接部的延伸方向上相邻的像素之间的范围内延伸，则无需设计上述的间隔，因此，能缩窄像素的排列间距，因而在实现高清化上是优选的。
其次，为了解决上述问题，本发明的显示面板具备：上述记载的薄膜晶体管基板；以及与上述薄膜晶体管基板贴合的相对基板。根据这种构成的显示面板，实现了薄膜晶体管基板的开口率的提高，因此，在实现高清化等方面是优选的。
发明效果
根据本发明，能提高开口率。
附图说明
图1是示出本发明的实施方式1的安装了驱动器的液晶面板、柔性基板以及控制电路基板的连接构成的概略俯视图。
图2是示出液晶显示装置的沿着长边方向的截面构成的概略截面图。
图3是示出液晶面板的显示区域的截面构成的概略截面图。
图4是概略性地示出构成液晶面板的阵列基板的显示区域的平面构成的俯视图。
图5是示出构成液晶面板的CF基板的显示区域的平面构成的放大俯视图。
图6是图4的A-A线截面图。
图7是图4的B-B线截面图。
图8是示出在阵列基板的制造方法的第1层间绝缘膜形成工序中形成了第1层间绝缘膜的状态的图4的A-A线截面图。
图9是示出在阵列基板的制造方法的第1层间绝缘膜形成工序中形成了第1层间绝缘膜的状态的图4的B-B线截面图。
图10是示出对在阵列基板的制造方法的第1层间绝缘膜形成工序中形成的第1层间绝缘膜进行了图案化的状态的图4的A-A线截面图。
图11是示出对在阵列基板的制造方法的第1层间绝缘膜形成工序中形成的第1层间绝缘膜进行了图案化的状态的图4的B-B线截面图。
图12是示出对在阵列基板的制造方法的第1透明电极膜形成工序中形成的第1透明电极膜进行了图案化的状态的图4的A-A线截面图。
图13是示出对在阵列基板的制造方法的第1透明电极膜形成工序中形成的第1透明电极膜进行了图案化的状态的图4的B-B线截面图。
图14是概略性地示出本发明的实施方式2的构成液晶面板的阵列基板的显示区域的平面构成的俯视图。
图15是图14的B-B线截面图。
图16是概略性地示出本发明的实施方式3的构成液晶面板的阵列基板的显示区域的平面构成的俯视图。
图17是图16的A-A线截面图。
图18是图16的B-B线截面图。
图19是示出变更了沟道部的长度的情况的图16的A-A线截面图。
图20是示出本发明的实施方式4的液晶面板的显示区域的截面构成的概略截面图。
图21是概略性地示出构成液晶面板的阵列基板的显示区域的平面构成的俯视图。
图22是图21的A-A线截面图。
图23是图21的B-B线截面图。
图24是示出在阵列基板的制造方法的第1层间绝缘膜形成工序中对第1层间绝缘膜进行了图案化的状态的图21的A-A线截面图。
图25是示出在阵列基板的制造方法的第1层间绝缘膜形成工序中对第1层间绝缘膜进行了图案化的状态的图21的B-B线截面图。
图26是示出在阵列基板的制造方法的第2层间绝缘膜形成工序中形成了第2层间绝缘膜的状态的图21的A-A线截面图。
图27是示出在阵列基板的制造方法的第2层间绝缘膜形成工序中形成了第2层间绝缘膜的状态的图21的B-B线截面图。
图28是示出对在阵列基板的制造方法的第1透明电极膜形成工序中形成的第1透明电极膜进行了图案化的状态的图21的A-A线截面图。
图29是示出对在阵列基板的制造方法的第1透明电极膜形成工序中形成的第1透明电极膜进行了图案化的状态的图21的B-B线截面图。
图30是概略性地示出本发明的实施方式5的构成液晶面板的阵列基板的显示区域的平面构成的俯视图。
图31是图30的B-B线截面图。
图32是概略性地示出本发明的实施方式6的构成液晶面板的阵列基板的显示区域的平面构成的俯视图。
图33是图32的A-A线截面图。
图34是图32的B-B线截面图。
图35是概略性地示出本发明的实施方式7的构成液晶面板的阵列基板的显示区域的平面构成的俯视图。
图36是图35的A-A线截面图。
图37是图35的B-B线截面图。
图38是概略性地示出本发明的实施方式8的构成液晶面板的阵列基板的显示区域的平面构成的俯视图。
图39是图38的B-B线截面图。
图40是概略性地示出参考例的构成液晶面板的阵列基板的显示区域的平面构成的俯视图。
图41是图40的A-A线截面图。
图42是图40的B-B线截面图。
具体实施方式
＜实施方式1＞
通过图1至图13说明本发明的实施方式1。在本实施方式中，例示液晶显示装置10。此外，在各附图的一部分示出X轴、Y轴和Z轴，各轴方向被描绘为在各附图中示出的方向。另外，以图2和图7等的上侧为表侧，以该图下侧为里侧。
液晶显示装置10整体呈横长的方形，如图1和图2所示，至少具备：液晶面板(显示面板)11，其能显示图像；控制电路基板(面板连接基板)12，其从外部对液晶面板11供应各种输入信号；柔性基板13，其将液晶面板11和控制电路基板12电连接；以及背光源装置(照明装置)14，其是向液晶面板11供应光的外部光源。另外，如图2所示，液晶显示装置10还具备用于收纳、保持相互组装后的液晶面板11和背光源装置14的外框15和外壳16。其中，外框15以在液晶面板11中包围显示图像的显示区域(有源区域)AA的形式呈框状。外壳16呈朝向表侧开口的浅的箱型。
首先，简单地说明背光源装置14。如图2所示，背光源装置14至少具备：底座14a，其呈朝向表侧(液晶面板11侧)开口的大致箱型；未图示的光源(例如冷阴极管、LED、有机EL等)，其配置于底座14a内；以及未图示的光学构件，其以覆盖底座14a的开口部的形式配置。光学构件具有将从光源发出的光转换为面状等功能。
接着，说明液晶面板11。如图1所示，液晶面板11整体上呈纵长的方形(矩形)，在其长边方向的偏向一个端部侧(图1所示的上侧)的位置配置显示区域(有源区域)AA，并且在其长边方向的偏向另一个端部侧(图1所示的下侧)的位置分别装配有驱动器21和柔性基板13。在该液晶面板11中，显示区域AA外的区域成为不显示图像的非显示区域(非有源区域)NAA。液晶面板11的短边方向与各附图的X轴方向一致，长边方向与各附图的Y轴方向一致。此外，在图1中，比CF基板11a小一圈的框状的单点划线表示出显示区域AA的外形，比该单点划线靠外侧的区域为非显示区域NAA。
如图3所示，液晶面板11至少具备：一对基板11a、11b；以及液晶层11c，其被夹持在两基板11a、11b之间，包括作为随着施加电场而光学特性发生变化的物质的液晶材料，两基板11a、11b在维持了液晶层11c的厚度这样的间隙的状态下通过未图示的密封剂被贴合。两基板11a、11b中的表侧(正面侧)为CF基板(相对基板)11a，里侧(背面侧)为阵列基板(薄膜晶体管基板、有源矩阵基板)11b。CF基板11a和阵列基板11b均是在大致透明的(具有透光性的)玻璃基板GS的内面侧层叠形成各种膜而成的。在两基板11a、11b的内面侧的面对液晶层11c的表面上，分别形成有用于使构成液晶层11c的液晶材料(液晶分子LC)取向的取向膜11d、11e。另外，在两基板11a、11b的外面侧，分别贴附有偏振板11f、11g。
接着，依次详细地说明阵列基板11b和CF基板11a的存在于显示区域AA内的构成。如图3和图4所示，在阵列基板11b的内面侧(液晶层11c侧、与CF基板11a相对的一面侧)，作为开关元件的TFT(薄膜晶体管：Thin Film Transistor)17和像素电极18按矩阵状各排列设置有多个，并且呈格子状的栅极配线(行控制线、扫描线)19和源极配线(列控制线、数据线、配线)20以包围的方式配设在这些TFT17和像素电极18的周围。换句话说，在呈格子状的栅极配线19和源极配线20的交叉部，TFT17和像素电极18沿着行方向(X轴方向)和列方向(Y轴方向)按行列状(矩阵状)各排列配置有多个。栅极配线19沿着X轴方向按直线状延伸，源极配线20沿着Y轴方向按直线状延伸，X轴方向与栅极配线19的延伸方向一致，Y轴方向与源极配线20的延伸方向一致。后面详细地说明TFT17和像素电极18的具体构成。
另一方面，如图3和图5所示，在CF基板11a的内面侧(液晶层11c侧、与阵列基板11b相对的一面侧)设置有包括呈现红色(R)、绿色(G)、蓝色(B)的3色的着色部的彩色滤光片11h。构成彩色滤光片11h的各着色部沿着行方向(X轴方向)和列方向(Y轴方向)排成行列状(矩阵状)并各排列有多个，成为各自与阵列基板11b侧的各像素电极18俯视时重叠的配置。在构成彩色滤光片11h的各着色部之间形成有用于防止混色的大致格子状的遮光部(黑矩阵)11i。遮光部11i为与上述栅极配线19和源极配线20俯视时重叠的配置。遮光部11i例如包括钛(Ti)等具有遮光性的材料，优选其膜厚例如是200nm左右。另外，在彩色滤光片11h和遮光部11i的表面，由合成树脂制成的满面状的涂层膜11j重叠地设置在内侧。在该液晶面板11中，如图3至图5所示，作为显示单位的1个像素PX包括由彩色滤光片11h中的R、G、B的3色的着色部、与各着色部相对的3个像素电极18及连接到各像素电极18的3个TFT17所组成的组。像素PX包括具有红色的着色部的红色像素RPX、具有绿色的着色部的绿色像素GPX以及具有蓝色的着色部的蓝色像素BPX。这些各色的像素RPX、GPX、BPX在液晶面板11的板面上沿着行方向(X轴方向)反复排列配置，从而构成像素群，该像素群沿着列方向(Y轴方向)排列配置有多个。
在阵列基板11b的内面侧，通过已知的光刻法层叠形成有各种膜，对这些膜进行说明。在阵列基板11b中，如图6和图7所示，从下层(玻璃基板GS)侧起按顺序层叠形成有第1金属膜(栅极金属膜、下层侧金属膜)22、栅极绝缘膜23、氧化物半导体膜(半导体膜)24、第2金属膜(源极金属膜、上层侧金属膜)25、第1层间绝缘膜(绝缘膜、下层侧绝缘膜)26、第1透明电极膜(下层侧透明电极膜)27、第2层间绝缘膜28(层间绝缘膜、上层侧绝缘膜)、第2透明电极膜(上层侧透明电极膜)29。此外，在图6和图7中，省略了在第2透明电极膜29的更上层侧层叠的取向膜11e的图示。
第1金属膜22例如包括钨(W)层/氮化钽(TaN)层等包括金属材料的2层的层叠膜，优选将钨层的膜厚设为例如300nm左右，将氮化钽层的膜厚设为例如30nm左右。第1金属膜22主要构成栅极配线19。如图6和图7所示，栅极绝缘膜23层叠于第1金属膜22的上层侧。栅极绝缘膜23例如包括氧化硅(SiO2)层/氮化硅(SiNx)层等包括合成树脂材料的层叠膜，优选将氧化硅层的膜厚设为例如50nm左右，将氮化硅层的膜厚设为例如325nm左右。栅极绝缘膜23介于第1金属膜22(栅极配线19等)与后述的第2金属膜25(源极配线20等)之间，使第1金属膜22与第2金属膜25相互绝缘。
如图6和图7所示，氧化物半导体膜24层叠于栅极绝缘膜23的上层侧，包括使用氧化物半导体作为材料的薄膜。优选氧化物半导体膜24的膜厚例如为50nm左右。氧化物半导体膜24中包含的氧化物半导体既可以是非晶质氧化物半导体，也可以是具有结晶质部分的结晶质氧化物半导体。作为结晶质氧化物半导体，可举出多晶氧化物半导体、微晶氧化物半导体、c轴与层面大致垂直地取向的结晶质氧化物半导体等。氧化物半导体膜24也可以具有2层以上的层叠结构。在氧化物半导体膜24具有层叠结构的情况下，氧化物半导体膜24可以包括非晶质氧化物半导体层和结晶质氧化物半导体层。或者，也可以包括结晶结构不同的多个结晶质氧化物半导体层。另外，也可以包括多个非晶质氧化物半导体层。优选在氧化物半导体膜24具有包括上层和下层的2层结构的情况下，上层中包含的氧化物半导体的能隙大于下层中包含的氧化物半导体的能隙。不过，在这些层的能隙之差比较小的情况下，下层的氧化物半导体的能隙也可以大于上层的氧化物半导体的能隙。
非晶质氧化物半导体和上述的各结晶质氧化物半导体的材料、结构、成膜方法、具有层叠结构的氧化物半导体膜24的构成等已记载于例如特开2014-007399号公报中。为了参考，将特开2014-007399号公报的全部公开内容援引到本说明书中。氧化物半导体膜24例如可以包括In、Ga以及Zn中的至少1种金属元素。在本实施方式中，氧化物半导体膜24例如包括In-Ga-Zn-O系的半导体(例如氧化铟镓锌)。在此，In-Ga-Zn-O系的半导体是In(铟)、Ga(镓)、Zn(锌)的三元系氧化物，并且In、Ga以及Zn的比例(组成比)没有特别限定，例如包括In：Ga：Zn＝2：2：1、In：Ga：Zn＝1：1：1、In：Ga：Zn＝1：1：2等。这种氧化物半导体膜24可由包含In-Ga-Zn-O系的半导体的氧化物半导体膜形成。In-Ga-Zn-O系的半导体既可以是非晶质，也可以是结晶质。作为结晶质In-Ga-Zn-O系的半导体，优选c轴与层面大致垂直地取向的结晶质In-Ga-Zn-O系的半导体。
此外，结晶质In-Ga-Zn-O系的半导体的结晶结构例如公开于上述的特开2014-007399号公报、特开2012-134475号公报、特开2014-209727号公报等。为了参考，将特开2012-134475号公报和特开2014-209727号公报的全部公开内容援引到本说明书中。具有In-Ga-Zn-O系半导体层的TFT具有高迁移率(与a-SiTFT相比超过20倍)和低漏电流(与a-SiTFT相比不到百分之一)，因此适合作为未图示的驱动TFT(例如在包括多个像素的显示区域的周边设置于与显示区域相同的基板上的驱动回路中包含的TFT)和TFT(设置于像素的TFT)17使用。
氧化物半导体膜24也可以包括其它氧化物半导体来代替In-Ga-Zn-O系半导体。例如也可以包括In-Sn-Zn-O系半导体(例如In2O3-SnO2-ZnO；InSnZnO)。In-Sn-Zn-O系半导体是In(铟)、Sn(锡)以及Zn(锌)的三元系氧化物。或者，氧化物半导体膜24也可以包括In-Al-Zn-O系半导体、In-Al-Sn-Zn-O系半导体、Zn-O系半导体、In-Zn-O系半导体、Zn-Ti-O系半导体、Cd-Ge-O系半导体、Cd-Pb-O系半导体、CdO(氧化镉)、Mg-Zn-O系半导体、In-Ga-Sn-O系半导体、In-Ga-O系半导体、Zr-In-Zn-O系半导体、Hf-In-Zn-O系半导体等。
如图6和图7所示，第2金属膜25层叠于氧化物半导体膜24的上层侧。第2金属膜25例如包括钛(Ti)层/铝(Al)层/钛层等包括金属材料的3层的层叠膜，优选将下层侧的钛层的膜厚设为例如100nm左右，将铝层的膜厚设为例如200nm左右，将上层侧的钛层的膜厚设为例如30nm左右。第2金属膜25主要构成源极配线20。第1层间绝缘膜26至少层叠于第2金属膜25的上层侧。第1层间绝缘膜26例如包括氧化硅(SiO2)等无机材料，优选其膜厚例如为300nm左右。第1层间绝缘膜26介于第2金属膜25及氧化物半导体膜24与第1透明电极膜27之间且使第2金属膜25及氧化物半导体膜24与第1透明电极膜27相互绝缘。
如图6和图7所示，第1透明电极膜27层叠于第2层间绝缘膜28的上层侧。第1透明电极膜27例如包括IZO(Indium Zinc Oxide：氧化铟锌)等透明电极材料，其膜厚例如为100nm左右。第1透明电极膜27主要构成像素电极18。第2层间绝缘膜28层叠在第1透明电极膜27的上层侧。第2层间绝缘膜28例如包括氮化硅(SiN)等无机材料，优选其膜厚例如为100nm左右。第2层间绝缘膜28介于第1透明电极膜27与第2透明电极膜29之间，使第1透明电极膜27与第2透明电极膜29相互绝缘。第2透明电极膜29层叠在第2层间绝缘膜28的上层侧。第2透明电极膜29与第1透明电极膜27同样地包括IZO等透明电极材料，其膜厚例如为100nm左右。第2透明电极膜29构成以将阵列基板11b上的像素PX群一并覆盖的形式配置为满面状并且隔着第2层间绝缘膜28与像素电极18重叠配置的共用电极(第2透明电极)30。在满面状的共用电极30中的与各像素PX的各像素电极18重叠的部分，形成有相互平行的多个狭缝30a，在共用电极30的狭缝30a的端部与像素电极18之间，基于施加给像素电极18的电压产生倾斜电场。即，本实施方式的液晶面板11是所谓的FFS(Fringe Field Switching：边缘场开关)模式，通过基于施加给像素电极18的电压控制上述倾斜电场，控制液晶层11c中包含的液晶分子的取向状态。此外，在图4中，用与源极侧开口部26a和漏极侧开口部26b相比相对细的双点划线图示出狭缝30a的形成范围。
详细说明TFT17的构成。如图4和图6所示，TFT17具有3个电极17a～17c和沟道部17d。详细地说，TFT17具有：栅极电极(电极)17a，其包括栅极配线19的一部分；沟道部17d，其以隔着栅极绝缘膜23重叠到栅极电极17a的上层侧的形式配置，包括氧化物半导体膜24；源极电极(电极)17b，其配置于沟道部17d的上层侧，连接到沟道部17d的一端侧；以及漏极电极(电极)17c，其连接到沟道部17d的另一端侧和像素电极18。构成TFT17的源极电极17b、沟道部17d以及漏极电极17c的排列方向与Y轴方向一致。与此相对，构成TFT17的沟道部17d的与源极电极17b和漏极电极17c的连接部位的排列方向(沟道部17d的延伸方向)沿着Y轴方向延伸。即，源极电极17b、沟道部17d以及漏极电极17c的排列方向与沟道部17d的延伸方向平行。由此，能在X轴方向(栅极配线19的延伸方向)上缩窄TFT17的配置空间，因此能缩窄像素PX在X轴方向上的排列间距，因而在实现高清化上是优选的。
具体地，如图4所示，TFT17在X轴方向上配置于像素PX中的大致中央位置且在Y轴方向上配置于像素PX中的图4所示的下端位置。构成TFT17的栅极电极17a包括相对于像素PX位于图4所示的下侧的栅极配线19中的、配置于划定像素PX的2个源极配线20之间的部分，且栅极电极17a不会从栅极配线19的两侧缘在Y轴方向上突出或者凹陷。沟道部17d以与栅极电极17a重叠并且在Y轴方向上夹在源极电极17b与漏极电极17c之间的形式配置，沿着Y轴方向延伸。沟道部17d是将氧化物半导体膜24按各像素PX形成为岛状而成的。此外，在本实施方式的TFT17中，在沟道部17d上没有形成蚀刻阻挡层，源极电极17b的沟道部17d侧的端部下表面以与氧化物半导体膜24的上表面接触的方式配置。
如图4和图6所示，源极电极17b为其一部分与栅极配线19(栅极电极17a)重叠的配置。更具体地说，源极电极17b相对于栅极配线19在Y轴方向上偏心配置于与作为连接对象的像素PX侧相反的一侧，虽然源极电极17b的漏极电极17c侧的一部分与栅极配线19(栅极电极17a)重叠，但是源极电极17b的大部分以在Y轴方向上向在图4所示的下侧相邻的像素PX侧突出的形式配置。并且，如图4和图7所示，该源极电极17b为连接到源极配线20的配线连接部31的一部分。因此，源极配线20传送的图像信号(数据信号)经由连接到源极配线20的配线连接部31供应给作为配线连接部31的一部分的源极电极17b。该配线连接部31与像素电极18包括同一第1透明电极膜27，即包括透光性导电材料。根据这种构成，若与将配线连接部的材料设为金属材料等遮光性材料的情况相比，像素PX中的光的透射光量增加，像素PX的开口率高。由此，在实现高清化等方面是优选的。并且，在制造阵列基板11b时，通过将第1透明电极膜27图案化能形成像素电极18和配线连接部31(源极电极17b)。由此，能实现制造成本的降低。此外，与配线连接部31包括同一第1透明电极膜27的像素电极18为与配线连接部31不重叠的配置，以填满由规定自身所属的像素PX的形成范围的2个栅极配线19和2个源极配线20包围的俯视时为纵长的方形的区域的形式进行平面配置。
如图4和图6所示，漏极电极17c的一部分与栅极配线19(栅极电极17a)重叠，并且漏极电极17c相对于源极电极17b空开沟道部17d这部分的间隔以相对状配置。并且，该漏极电极17c与配线连接部31包括同一第1透明电极膜27。详细地说，漏极电极17c是由包括第1透明电极膜27的像素电极18的一部分构成的。供应给源极电极17b的图像信号(电位)随着栅极电极17a的导通而经由沟道部17d供应给漏极电极17c。通过供应给漏极电极17c的图像信号对像素电极18进行充电。如上所述，漏极电极17c包括作为透光性导电材料的第1透明电极膜27，因此，若与将漏极电极的材料设为金属材料等遮光性材料的情况相比，像素PX中的光的透射光量增加，像素PX的开口率更高。并且，在制造阵列基板11b时，通过将第1透明电极膜27图案化不仅能形成像素电极18和配线连接部31而且能形成漏极电极17c(参照图12和图13)。由此，能实现制造成本的进一步降低。
如图6所示，上述构成的源极电极17b和漏极电极17c通过形成于在第1透明电极膜27的下层侧且位于氧化物半导体膜24的上层侧的第1层间绝缘膜26的2个开口部(接触孔)26a、26b分别连接到包括氧化物半导体膜24的沟道部17d。2个开口部26a、26b包含：源极侧开口部26a，其配置在第1层间绝缘膜26中的沟道部17d的一个端部附近、即与包含源极电极17b的配线连接部31重叠的位置，供源极电极17b通过；以及漏极侧开口部26b，其配置在沟道部17d的另一个端部附近、即与漏极电极17c重叠的位置，供漏极电极17c通过。因此，沟道部17d的长度(沟道长)L1由源极侧开口部26a与漏极侧开口部26b之间的距离规定。即，在阵列基板11b的制造过程中，沟道部17d的长度L1由在将第1层间绝缘膜26图案化(形成至少2个开口部26a、26b)的工序中使用的光掩模的曝光精度决定，其它工序的光掩模的曝光精度等与沟道部17d的长度L1几乎没有关系(参照图8和图10)。由此，沟道部17d的长度L1不易产生差别，因此，能稳定地发挥TFT17的特性。此外，在图4中，分别用与狭缝30a相比相对粗的点划线图示出源极侧开口部26a和漏极侧开口部26b的形成范围。
如图4和图7所示，源极侧开口部26a沿着X轴方向直线状地延伸，形成于从源极配线20至沟道部17d的一个端部的范围、即配线连接部31中的除了长度方向的两端部以外的大体整个长度的范围，俯视时呈横长的方形。因此，配线连接部31以通过源极侧开口部26a分别与源极配线20和沟道部17d的一个端部直接接触的形式层叠，并且以配置在源极配线20与沟道部17d之间的部分通过源极侧开口部26a与栅极绝缘膜23直接接触的形式层叠。另外，源极侧开口部26a的长度尺寸(延伸方向上的尺寸)比像素PX的排列间距小，与在阵列基板11b的板面上排列的像素PX的设置数量相同数目地按各像素PX单独设置有源极侧开口部26a。如图4和图6所示，漏极侧开口部26b配置在沟道部17d的另一个端部，详细地说，是配置于与像素电极18重叠的部分(像素电极重叠部)，俯视时呈比该像素电极重叠部小一圈的方形。因此，漏极电极17c以通过漏极侧开口部26ba与沟道部17d的像素电极重叠部直接接触的形式层叠。
本实施方式的液晶面板11是如上所述的结构，接着说明其制造方法。本实施方式的液晶面板11是通过将分别另外制造的CF基板11a和阵列基板11b贴合而制造的。以下，详细说明构成液晶面板11的阵列基板11b的制造方法。
阵列基板11b的制造方法至少具备：第1金属膜形成工序，形成第1金属膜22而形成栅极配线19和栅极电极17a等；栅极绝缘膜形成工序，形成栅极绝缘膜23；半导体膜形成工序，形成氧化物半导体膜24而形成沟道部17d等；第2金属膜形成工序，形成第2金属膜25而形成源极配线20等；第1层间绝缘膜形成工序，形成第1层间绝缘膜26而形成源极侧开口部26a和漏极侧开口部26b等；第1透明电极膜形成工序，形成第1透明电极膜27而形成像素电极18、源极电极17b以及漏极电极17c等；第2层间绝缘膜形成工序，形成第2层间绝缘膜28；以及第2透明电极膜形成工序，形成第2透明电极膜29而形成共用电极30等。
在阵列基板11b的制造方法中包含的第1金属膜形成工序中，在玻璃基板GS上依次形成第1金属膜22和光致抗蚀剂，利用光掩模对光致抗蚀剂曝光、显影后进行蚀刻，由此形成栅极配线19和栅极电极17a等。在栅极绝缘膜形成工序中，在玻璃基板GS和第1金属膜22上将栅极绝缘膜23形成为满面状。在半导体膜形成工序中，在栅极绝缘膜23上依次形成氧化物半导体膜24和光致抗蚀剂，利用光掩模对光致抗蚀剂曝光、显影后进行蚀刻，由此形成沟道部17d等。在第2金属膜形成工序中，在栅极绝缘膜23和氧化物半导体膜24上依次形成第2金属膜25和光致抗蚀剂，利用光掩模对光致抗蚀剂曝光、显影后进行蚀刻，由此形成源极配线20等。
如图8和图9所示，在第1层间绝缘膜形成工序中，在栅极绝缘膜23、氧化物半导体膜24以及第2金属膜25上形成第1层间绝缘膜26和光致抗蚀剂，利用光掩模对光致抗蚀剂曝光、显影后进行蚀刻，由此，如图10和图11所示，形成源极侧开口部26a和漏极侧开口部26b等。在该第1层间绝缘膜形成工序中形成的源极侧开口部26a与漏极侧开口部26b之间的距离由使用相同的光掩模的曝光精度决定，因此沟道部17d的长度L1不易产生差别。在该状态下，氧化物半导体膜24通过源极侧开口部26a和漏极侧开口部26b而部分地露出。
在第1透明电极膜形成工序中，在栅极绝缘膜23、氧化物半导体膜24、第2金属膜25以及第1层间绝缘膜26上形成第1透明电极膜27和光致抗蚀剂，利用光掩模对光致抗蚀剂曝光、显影后进行蚀刻，由此，如图12和图13所示，形成像素电极18、源极电极17b以及漏极电极17c等。此时，源极电极17b和漏极电极17c分别通过第1层间绝缘膜26的源极侧开口部26a和漏极侧开口部26b连接到氧化物半导体膜24的沟道部17d。在该第1透明电极膜形成工序中，一并形成像素电极18、源极电极17b以及漏极电极17c，因此，有利地实现制造成本的降低。然后，在第2层间绝缘膜形成工序中，在第1层间绝缘膜26和第1透明电极膜27上将第2层间绝缘膜28形成为满面状。在第2透明电极膜形成工序中，在第2层间绝缘膜28上形成第2透明电极膜29和光致抗蚀剂，利用光掩模对光致抗蚀剂曝光、显影后进行蚀刻，由此，如图6和图7所示，形成共用电极30等。
如以上说明的，本实施方式的阵列基板(薄膜晶体管基板)11b具备：源极配线(配线)20；TFT(薄膜晶体管)17，其具有多个电极17a、17b、17c；以及配线连接部31，其至少一部分构成多个电极17a、17b、17c中的任一电极，且其连接到源极配线20，包括透光性导电材料。
这样，由源极配线20传送的信号经由连接到源极配线20的配线连接部31供应给构成TFT17的多个电极17a、17b、17c中的包括配线连接部31的一部分的电极。配线连接部31包括透光性导电材料，因此，若与将配线连接部31的材料设为金属材料等遮光性材料的情况相比，光的透射光量增加，开口率高，从而在实现高清化等方面是优选的。
另外，具备：像素电极(第1透明电极)18，其连接到TFT17的多个电极17a、17b、17c中的任一电极，包括第1透明电极膜27；以及共用电极(第2透明电极)30，其包括隔着第2层间绝缘膜(层间绝缘膜)28与第1透明电极膜27重叠的第2透明电极膜29，与像素电极18之间能形成电场，配线连接部31包括第1透明电极膜27。这样，配线连接部31包括作为透光性导电材料的第1透明电极膜27，因此，能充分提高开口率。在制造该阵列基板11b时，通过将第1透明电极膜27图案化能形成像素电极18和配线连接部31。由此，能实现制造成本的降低。
另外，TFT17是具有包括氧化物半导体膜(半导体膜)24的沟道部17d并且多个电极17a、17b、17c中包含源极电极17b和漏极电极17c的构成，上述源极电极17b是配线连接部31的至少一部分，连接到沟道部17d的一端侧，上述漏极电极17c连接到沟道部17d的另一端侧，漏极电极17c包括第1透明电极膜27和第2透明电极膜29中的与配线连接部31相同的第1透明电极膜27。这样，漏极电极17c包括作为透光性导电材料的第1透明电极膜27，因此，若与将漏极电极的材料设为金属材料等遮光性材料的情况相比，光的透射光量增加，开口率更高。并且，在制造该阵列基板11b时，通过将第1透明电极膜27图案化不仅能形成像素电极18和配线连接部31而且能形成漏极电极17c。由此，能实现制造成本的进一步降低。
另外，TFT17是具有包括氧化物半导体膜24的沟道部17d并且多个电极17a、17b、17c中包含源极电极17b和漏极电极17c的构成，上述源极电极17b是配线连接部31的至少一部分，连接到沟道部17d的一端侧，上述漏极电极17c连接到沟道部17d的另一端侧，具备第1层间绝缘膜(绝缘膜)26，上述第1层间绝缘膜(绝缘膜)26配置在氧化物半导体膜24的上层侧，在与源极电极17b和漏极电极17c重叠的位置分别形成有漏极侧开口部26b和源极侧开口部26a(开口部)。这样，例如，源极电极17b和漏极电极17c包括配置在第1层间绝缘膜26的上层侧的第1透明电极膜(透明电极膜)27，因此，源极电极17b和漏极电极17c通过形成于第1层间绝缘膜26的2个漏极侧开口部26b和源极侧开口部26a分别连接到包括氧化物半导体膜24的沟道部17d。沟道部17d的长度L1由第1层间绝缘膜26的2个漏极侧开口部26b和源极侧开口部26a之间的距离规定，因此，沟道部17d的长度L1不易产生差别，从而能稳定地发挥TFT17的特性。
另外，本实施方式的液晶面板(显示面板)11具备：上述记载的阵列基板11b；以及与阵列基板11b贴合的CF基板(相对基板)11a。根据这种构成的液晶面板11，实现了阵列基板11b的开口率的提高，因此，在实现高清化等方面是优选的。
＜实施方式2＞
通过图14或图15说明本发明的实施方式2。在该实施方式2中，示出变更了源极侧开口部126a的形成范围的实施方式。此外，关于与上述实施方式1同样的结构、作用以及效果，省略重复的说明。
如图14和图15所示，本实施方式的第1层间绝缘膜126的源极侧开口部126a以在横跨沿着X轴方向(从源极配线120朝向TFT117的配线连接部131的延伸方向)相邻的像素PX之间的范围内延伸的方式形成。详细地说，源极侧开口部126a在X轴方向上在显示区域AA的大致整个长度上延伸，呈横穿沿着X轴方向排列的所有像素PX群的带状。该带状的源极侧开口部126a在Y轴方向上空开一定的间隔地排列多个，从而整体上呈横条纹状，其排列间距与在Y轴方向上的像素PX间的排列间距大致相等并且设置数量与沿着Y轴方向排列的像素PX的设置数量相等。若在第1层间绝缘膜126中对沿着X轴方向排列的多个像素PX单独形成数目相同的源极侧开口部，则需要在相邻的源极侧开口部之间设计一定的间隔。与此相对，如果与源极电极117b重叠的源极侧开口部126a在横跨X轴方向上相邻的像素PX之间的范围内延伸，则无需设计上述的间隔，因此，能缩窄像素PX的X轴方向上的排列间距，因而在实现高清化上是优选的。
如以上说明的，根据本实施方式，具备多个像素PX，上述像素PX具有TFT117，上述多个像素PX至少沿着从源极配线120朝向TFT117的配线连接部131的延伸方向排列配置，第1层间绝缘膜126的与源极电极117b重叠的源极侧开口部126a以在横跨延伸方向上相邻的像素PX之间的范围内延伸的方式形成。若在第1层间绝缘膜中对沿着配线连接部131的延伸方向排列的多个像素PX单独形成数目相同的源极侧开口部，则需要在相邻的源极侧开口部之间设计一定的间隔。与此相对，如果与源极电极117b重叠的源极侧开口部126a在横跨配线连接部131的延伸方向上相邻的像素PX之间的范围内延伸，则无需设计上述的间隔，因此，能缩窄像素PX的排列间距，因而在实现高清化上是优选的。
＜实施方式3＞
通过图16至图21说明本发明的实施方式3。在该实施方式3中，示出从上述实施方式1变更了配线连接部231的构成的实施方式。此外，关于与上述实施方式1同样的结构、作用以及效果，省略重复的说明。
如图16至图18所示，本实施方式的包含源极电极217b的配线连接部231包括使氧化物半导体膜224局部地低电阻化而成的低电阻化区域。氧化物半导体膜224的低电阻化区域作为具有一定的电阻率(例如作为非低电阻化区域的沟道部217d的电阻率的1/10000000000～1/100左右的电阻率)的导电体发挥功能。此外，在图17和图18中，将配线连接部231(氧化物半导体膜224的低电阻化区域)以网点状进行了图示。包含该低电阻化区域的氧化物半导体膜224是大致透明的透光性导电材料，因此通过使配线连接部231包括氧化物半导体膜224的一部分(低电阻化区域)，由此能充分提高像素PX的开口率。另外，在制造阵列基板211b时，通过将氧化物半导体膜224图案化，能形成沟道部217d和包含源极电极217b的配线连接部231，因此，能实现制造成本的降低。
如图17所示，在本实施方式的在阵列基板211b上层叠形成的各种膜中追加了以介于第1层间绝缘膜226与第1透明电极膜227之间的形式配置的第3层间绝缘膜33。第3层间绝缘膜33例如包括氮化硅等无机材料，优选其膜厚为例如100nm左右。如图17和图18所示，配线连接部231的大致整个区域与第1层间绝缘膜226的源极侧开口部226a重叠。层叠在第1层间绝缘膜226的上层侧的第3层间绝缘膜33会与通过第1层间绝缘膜226的源极侧开口部226a露出的氧化物半导体膜224的露出部分直接接触。第3层间绝缘膜33与第2层间绝缘膜228包括同一材料，并在材料中含有氢。因此，第3层间绝缘膜33中包含的氢通过第1层间绝缘膜226的源极侧开口部226a向氧化物半导体膜224的露出部分扩散，使该露出部分低电阻化。由此，氧化物半导体膜224的露出部分的大致整个区域成为低电阻化区域而构成配线连接部231。另外，在第3层间绝缘膜33中，为了将包括第1透明电极膜227的像素电极218连接到漏极电极217c，而在与漏极侧开口部226b重叠的位置形成有第3漏极侧开口部33a。在阵列基板211b的制造工序中，在形成第3层间绝缘膜33后，在第3层间绝缘膜33上形成光致抗蚀剂，利用光掩模对光致抗蚀剂曝光、显影后进行蚀刻，由此形成第3漏极侧开口部33a。
另一方面，漏极电极217c与上述实施方式1同样，如图17所示，与像素电极218包括同一第1透明电极膜227。与此相对，如上所述包含源极电极217b的配线连接部231包括与第1透明电极膜227不同的氧化物半导体膜224的低电阻化区域，因此，与如上述实施方式1那样漏极电极17c和源极电极17b包括同一第1透明电极膜27的情况(参照图6和图7)相比，能采用使在漏极电极217c与源极电极217b之间确保的距离更短的设计。具体地说，如图19所示，能使沟道部217d的长度L2比上述实施方式1所记载的沟道部17d的长度L1短。由此，能提高TFT217的特性。并且，沟道部217d的长度与上述实施方式1同样由第1层间绝缘膜226的2个开口部226a、226b之间的距离规定，因此，沟道部217d的长度不易产生差别，从而能稳定地发挥TFT217的特性。
如以上说明的，根据本实施方式，TFT217为具有包括氧化物半导体膜224的沟道部217d并且多个电极217a、217b、217c中包含源极电极217b和漏极电极217c的构成，上述源极电极217b是配线连接部231的至少一部分，连接到沟道部217d的一端侧，上述漏极电极217c连接到沟道部217d的另一端侧，配线连接部231包括使氧化物半导体膜224局部地低电阻化而成的低电阻化区域。这样，配线连接部231包括使作为透光性导电材料的氧化物半导体膜224局部地低电阻化而成的低电阻化区域，因此，能充分提高开口率。在制造该阵列基板211b时，通过将氧化物半导体膜224图案化能形成沟道部217d和配线连接部231。由此，能实现制造成本的降低。
另外，具备：像素电极218，其连接到TFT217的漏极电极217c，包括第1透明电极膜227；以及共用电极230，其包括隔着第2层间绝缘膜228与第1透明电极膜227重叠的第2透明电极膜229，与像素电极218之间能形成静电电容或电场，漏极电极217c包括第1透明电极膜227。这样，漏极电极217c包括作为透光性导电材料的第1透明电极膜227，因此，若与将漏极电极设为金属材料等遮光性材料的情况相比，光的透射光量增加，开口率更高。并且，在制造该阵列基板211b时，通过将第1透明电极膜227图案化能形成像素电极218或共用电极230和漏极电极217c。由此，能实现制造成本的进一步降低。而且，漏极电极217c包括第1透明电极膜227，源极电极217b包括氧化物半导体膜224的低电阻化区域，因此，若与漏极电极和源极电极包括同一透明电极膜的情况相比，能采用使在漏极电极217c与源极电极217b之间确保的距离更短的设计。由此，能缩短沟道部217d，因此能提高TFT217的特性。
＜实施方式4＞
通过图20至图29说明本发明的实施方式4。在该实施方式4中，示出从上述实施方式1将液晶面板311变更为VA(Vertical Alignment：垂直取向)模式的实施方式。此外，关于与上述实施方式1同样的结构、作用以及效果，省略重复的说明。
如图20所示，在本实施方式的液晶面板311中使用例如负型的向列型液晶材料作为构成液晶层311c的液晶材料，在没有对两基板311a、311b间施加电场的初始状态(无通电状态)中，液晶分子LC与作为各基板311a、311b的表面的各取向膜311d、311e大体垂直地取向。因此，本实施方式的液晶面板311的动作模式是所谓的VA模式。此外，在图20中，示意性地图示出液晶层311c中包含的液晶分子LC的初始状态下的取向。
如上所述，本实施方式的液晶面板311的动作模式是VA模式，因此，如图20所示，在与阵列基板311b相对的CF基板311a上设置有相对电极11k。相对电极11k层叠到CF基板311a的彩色滤光片311h和遮光部311i的表面，并且在CF基板311a的内面的大致整个区域形成为满面状。相对电极11k例如包括ITO(Indium Tin Oxide：氧化铟锡)等透明电极材料，优选其膜厚为例如100nm左右。该相对电极11k始终保持在固定的基准电位，因此，当随着各TFT317被驱动而向连接到各TFT317的各像素电极318供应电位时，在相对电极11k与各像素电极318之间会产生电位差。并且，基于在相对电极11k与各像素电极318之间产生的电位差，液晶层311c中包含的液晶分子LC的取向状态发生变化，伴随于此，透射光的偏振状态发生变化，从而液晶面板311的透射光量按各像素PX被单独控制并且显示规定的彩色图像。
另一方面，如图20和图21所示，层叠形成在阵列基板311b上的各种膜中的第1透明电极膜327构成与像素电极318重叠配置的辅助电容电极32，第2透明电极膜329构成像素电极318。即，在本实施方式中，像素电极318包括第1透明电极膜327上层侧的第2透明电极膜329。辅助电容电极32用于与像素电极318之间形成静电电容，将充电到像素电极318的电位保持一定期间。辅助电容电极32在X轴方向(配线连接部331的延伸方向)上在显示区域AA的大致整个长度上延伸，呈横穿沿着X轴方向排列的所有像素PX群的带状。该带状的辅助电容电极32在Y轴方向(源极配线320的延伸方向)上空开一定的间隔排列多个，从而整体上呈横条纹状，其排列间距与在Y轴方向上的像素PX间的排列间距大致相等并且设置数量与沿着Y轴方向排列的像素PX的设置数量相等。另外，在辅助电容电极32中，在与后述的像素PX的漏极侧接触孔CH1重叠的位置，多个开口部32a形成为岛状。
而且，如图20所示，在本实施方式的阵列基板311b上层叠形成的各种膜中，与上述实施方式3同样，追加了以介于第1层间绝缘膜326与第1透明电极膜327之间的形式配置的第3层间绝缘膜333。第3层间绝缘膜333例如包括氮化硅等无机材料，优选其膜厚为例如200nm左右。即，第3层间绝缘膜333与第2层间绝缘膜328包括同一材料，并在材料中含有氢。另外，优选第1层间绝缘膜326的膜厚例如为200nm左右，即与第3层间绝缘膜333的膜厚相同(比第2层间绝缘膜328的膜厚更薄)。
如图21和图22所示，本实施方式的漏极电极317c以从沟道部317d的与源极电极317b侧相反的一侧的端部至像素PX的X轴方向和Y轴方向上的中央位置附近为止沿着Y轴方向延伸为直线状的形式配置。漏极电极317c的与沟道部317d侧相反的一侧的端部是与像素电极318的连接部位。并且，该漏极电极317c包括使氧化物半导体膜324局部地低电阻化而成的低电阻化区域。氧化物半导体膜324的低电阻化区域作为具有一定的电阻率(例如作为非低电阻化区域的沟道部317d的电阻率的1/10000000000～1/100左右的电阻率)的导电体发挥功能。此外，在图22和图23中，将氧化物半导体膜324的低电阻化区域(包含漏极电极317c)以网点状进行了图示。包含该低电阻化区域的氧化物半导体膜324是大致透明的透光性导电材料，因此，通过使漏极电极317c包括氧化物半导体膜324的一部分(低电阻化区域)，能充分提高像素PX的开口率。另外，在制造阵列基板311b时，通过将氧化物半导体膜324图案化，能形成沟道部317d和漏极电极317c，因此，能实现制造成本的降低。
如图22所示，配置在氧化物半导体膜324的上层侧的第1层间绝缘膜326的漏极侧开口部326b在Y轴方向上的形成范围为从沟道部317d的与源极电极317b侧相反的一侧的端部到像素PX的X轴方向和Y轴方向上的中央位置附近。即，漏极侧开口部326b在Y轴方向上在大致整个长度上与漏极电极317c重叠。漏极侧开口部326b与辅助电容电极32同样，在X轴方向上在显示区域AA的大致整个长度上延伸，呈横穿沿着X轴方向排列的所有像素PX群的带状。该带状的漏极侧开口部326b在Y轴方向上空开一定的间隔排列多个，从而整体上呈横条纹状，其排列间距与在Y轴方向上的像素PX间的排列间距大致相等并且设置数量与沿着Y轴方向排列的像素PX的设置数量相等。另一方面，层叠在第1层间绝缘膜326的上层侧的第3层间绝缘膜333与通过第1层间绝缘膜326的漏极侧开口部326b露出的氧化物半导体膜324的露出部分直接接触。第3层间绝缘膜333如上所述包括氮化硅，并在材料中含有氢。因此，第3层间绝缘膜333中包含的氢通过第1层间绝缘膜326的漏极侧开口部326b向氧化物半导体膜324的露出部分扩散，使该露出部分低电阻化。由此，氧化物半导体膜324的露出部分的大致整个区域成为低电阻化区域而构成漏极电极317c。此外，氧化物半导体膜324中的露出于第1层间绝缘膜326的源极侧开口部326a的部分也同样被从第3层间绝缘膜333导入的氢低电阻化。
与此相对，如图22和图23所示，包含源极电极317b的配线连接部331与辅助电容电极32包括同一第1透明电极膜(第2透明电极膜)327。这样，漏极电极317c包括氧化物半导体膜324的低电阻化区域，源极电极317b包括第1透明电极膜327，因此若与漏极电极和源极电极包括同一透明电极膜的情况相比，能采用使在漏极电极317c与源极电极317b之间确保的距离更短的设计。由此，能缩短沟道部317d，因此能提高TFT317的特性。并且，配线连接部331与辅助电容电极32包括同一第1透明电极膜327，因此，能采用将包括第2透明电极膜329的像素电极318与配线连接部331重叠的配置构成。具体地说，如图21和图22所示，像素电极318为如下配置：其在Y轴方向上与沟道部317d侧相反的一侧的端部与在Y轴方向上在图21所示的上侧相邻的像素PX的源极电极317b和栅极电极317a的一部分分别重叠。由此，像素电极318的形成范围更广，因此，能使开口率更高。
如上所述，构成为像素电极318包括第2透明电极膜329，而在第1层间绝缘膜326的上层侧层叠第3层间绝缘膜333，因此在第3层间绝缘膜333中，如图22和图23所示，为了将像素电极318连接到漏极电极317c，在与漏极侧开口部326b重叠的位置形成有第3漏极侧开口部333a。第3漏极侧开口部333a配置在像素PX的X轴方向和Y轴方向上的中央位置附近，为与漏极电极317c的Y轴方向上的与沟道部317d侧相反的一侧的端部重叠的配置。第3漏极侧开口部333a俯视时呈方形，各边部的长度比漏极电极317c的宽度尺寸(X轴方向上的尺寸)短。另外，在配置于第3层间绝缘膜333的上层侧的第2层间绝缘膜328中，在与上述第3漏极侧开口部333a重叠的位置，也形成有大致相同的形成范围的第2漏极侧开口部28a。并且，漏极侧开口部326b、第2漏极侧开口部28a以及第3漏极侧开口部333a的重叠区域构成用于将像素电极318连接到漏极电极317c的漏极侧接触孔CH1。因此，可以说漏极侧接触孔CH1的形成范围是由第2漏极侧开口部28a和第3漏极侧开口部333a的形成范围规定的。另外，在第3层间绝缘膜333中的与第1层间绝缘膜326的源极侧开口部326a重叠的位置，如图21和图23所示，形成有与源极侧开口部326a大致相同的形成范围的第3源极侧开口部33b。由这些源极侧开口部326a和第3源极侧开口部33b构成用于将配线连接部331连接到沟道部317d和源极配线320的源极侧接触孔CH2。此外，在图21中，用相对粗的双点划线图示出源极侧开口部326a和漏极侧开口部326b的形成范围，用相对细的点划线图示出第3漏极侧开口部333a的形成范围，但省略了第2漏极侧开口部28a的图示。
如上所述，随着在各层间绝缘膜333、326、328形成漏极侧接触孔CH1，在阵列基板311b的表面，如图20所示，在各像素PX的X轴方向和Y轴方向上的中央位置附近产生了凹状部分，但是能利用该凹状部分使液晶层311c中包含的液晶分子LC在初始状态中取向为辐射状。若除漏极侧接触孔CH1以外另行设置用于液晶分子LC的取向控制的凹部或凸部的情况相比，不需要这种凹部、凸部的配置空间，而相应地能缩窄像素PX的排列间距，从而在实现进一步的高清化上是优选的。
本实施方式的液晶面板311是如上所述的结构，接着说明其制造方法、特别是阵列基板311b的制造方法。本实施方式的阵列基板311b的制造方法不仅具备上述实施方式1记载的工序而且具备形成第3层间绝缘膜333并将其图案化的第3层间绝缘膜形成工序。第3层间绝缘膜形成工序在第2金属膜形成工序与第1透明电极膜形成工序之间进行。
在阵列基板311b的制造方法所包含的第1层间绝缘膜形成工序中，通过将成膜后的第1层间绝缘膜326图案化，如图24和图25所示，形成源极侧开口部326a和漏极侧开口部326b等。在该状态下，氧化物半导体膜324中的与源极侧开口部326a和漏极侧开口部326b重叠的部分通过各开口部326a、326b露出。在接着进行的第3层间绝缘膜形成工序中，如图26和图27所示，在氧化物半导体膜324和第1层间绝缘膜326上形成第3层间绝缘膜333。成膜后的第3层间绝缘膜333通过第1层间绝缘膜326的源极侧开口部326a和漏极侧开口部326b直接接触到氧化物半导体膜324的露出部分。在此，第3层间绝缘膜333在材料中含有氢，因此，其氢通过源极侧开口部326a和漏极侧开口部326b向氧化物半导体膜324的露出部分扩散，使该露出部分低电阻化。由此，氧化物半导体膜324的露出部分的大致整个区域成为低电阻化区域而构成漏极电极317c等。然后，在第3层间绝缘膜333上形成光致抗蚀剂，利用光掩模将光致抗蚀剂曝光、显影后进行蚀刻，由此形成第3源极侧开口部33b(参照图26和图27的双点划线)。
在第1透明电极膜形成工序中，形成第1透明电极膜327并将其图案化。此时，如图28和图29所示，包括第1透明电极膜327的配线连接部331通过源极侧接触孔CH2(源极侧开口部326a和第3源极侧开口部33b)连接到氧化物半导体膜324的源极电极317b侧的低电阻化区域。另外，在辅助电容电极32中，以漏极侧接触孔CH1的形成区域为中心形成有开口部32a。在第2层间绝缘膜形成工序中，由与第3层间绝缘膜33相同的材料形成第2层间绝缘膜328。第2层间绝缘膜328与第3层间绝缘膜33一起被图案化，形成第2漏极侧开口部28a和第3漏极侧开口部333a。由此，形成漏极侧接触孔CH1。在第2透明电极膜形成工序中，形成第2透明电极膜329并将其图案化。此时，如图22和图23所示，包括第2透明电极膜329的像素电极318通过漏极侧接触孔CH1(漏极侧开口部326b、第3漏极侧开口部333a以及第2漏极侧开口部28a)连接到氧化物半导体膜324的作为漏极侧的低电阻化区域的漏极电极317c。
如以上说明的，根据本实施方式，具备：像素电极(第1透明电极)318，其连接到TFT317的多个电极317a、317b、317c中的任一电极，包括第2透明电极膜(第1透明电极膜)329；以及辅助电容电极(第2透明电极)32，其包括隔着第2层间绝缘膜328与第2透明电极膜29重叠的第1透明电极膜(第2透明电极膜)327，与像素电极318之间能形成静电电容，配线连接部331包括第1透明电极膜327。这样，配线连接部331包括作为透光性导电材料的第1透明电极膜327，因此，能充分提高开口率。在制造该阵列基板311b时，通过将第1透明电极膜327图案化能形成辅助电容电极32和配线连接部331。由此，能实现制造成本的降低。
另外，TFT317是具有包括氧化物半导体膜324的沟道部317d并且多个电极317a、317b、317c中包含源极电极317b和漏极电极317c的构成，上述源极电极317b是配线连接部331的至少一部分，连接到沟道部317d的一端侧，上述漏极电极317c连接到沟道部317d的另一端侧，漏极电极317c包括使氧化物半导体膜324局部地低电阻化而成的低电阻化区域。这样，漏极电极317c包括使作为透光性导电材料的氧化物半导体膜324局部地低电阻化而成的低电阻化区域，因此，若与将漏极电极的材料设为金属材料等遮光性材料的情况相比，光的透射光量增加，能进一步提高开口率。在制造该阵列基板311b时，通过将氧化物半导体膜324图案化不仅能形成沟道部317d而且能形成漏极电极317c。由此，能实现制造成本的进一步降低。而且，漏极电极317c包括氧化物半导体膜324的低电阻化区域，源极电极317b包括第1透明电极膜327，因此若与漏极电极和源极电极包括同一透明电极膜的情况相比，能采用使在漏极电极317c与源极电极317b之间确保的距离更短的设计。由此，能缩短沟道部317d，因此能提高TFT317的特性。
另外，第1透明电极是一部分与配线连接部331重叠的像素电极318，而第2透明电极是与像素电极318之间形成静电电容并保持充电到像素电极318的电位的辅助电容电极32，配线连接部331包括第1透明电极膜327。这样，配线连接部331与辅助电容电极32包括同一第1透明电极膜327，因此，能采用将包括第2透明电极膜329的像素电极318与配线连接部331重叠的配置构成。由此，像素电极318的形成范围变广，因此，能进一步提高开口率。
＜实施方式5＞
通过图30或图31说明本发明的实施方式5。在该实施方式5中，示出了从上述实施方式4变更了源极侧开口部426a和第3源极侧开口部433b的形成范围的实施方式。此外，关于与上述实施方式4同样的结构、作用以及效果，省略重复的说明。
如图30和图31所示，在本实施方式的第1层间绝缘膜426和第3层间绝缘膜433中，源极侧开口部426a和第3源极侧开口部433b以横跨沿着X轴方向(从源极配线420朝向TFT417的配线连接部431的延伸方向)相邻的像素PX之间的范围内延伸的方式形成。详细地说，源极侧开口部426a和第3源极侧开口部433b在X轴方向上在显示区域AA的大致整个长度上延伸，呈横穿沿着X轴方向排列的所有像素PX群的带状。该带状的源极侧开口部426a和第3源极侧开口部433b在Y轴方向上空开一定的间隔排列多个，从而整体上呈横条纹状，其排列间距与在Y轴方向上的像素PX间的排列间距大致相等并且设置数量与沿着Y轴方向排列的像素PX的设置数量相等。若在第1层间绝缘膜426和第3层间绝缘膜433中对沿着X轴方向排列的多个像素PX单独形成数目相同的源极侧开口部和第3源极侧开口部，则需要在相邻的源极侧开口部和第3源极侧开口部之间设计一定的间隔。与此相对，如果与源极电极417b重叠的源极侧开口部426a和第3源极侧开口部433b在横跨X轴方向上相邻的像素PX之间的范围内延伸，则无需设计上述的间隔，因此，能缩窄像素PX的X轴方向上的排列间距，因而在实现高清化上是优选的。
＜实施方式6＞
通过图32至图34说明本发明的实施方式6。在该实施方式6中，示出从上述实施方式5变更了配线连接部531、第3源极侧开口部533b以及辅助电容电极532的形成范围的实施方式。此外，关于与上述实施方式5同样的结构、作用以及效果，省略重复的说明。
如图32和图34所示，本实施方式的配线连接部531形成于从沟道部517d的一部分至源极配线520的范围，具体地说，是形成于从沟道部517d中的X轴方向上的源极配线520侧的部分至源极配线520的范围。伴随于此，形成于第3层间绝缘膜533而构成源极侧接触孔CH2的第3源极侧开口部533b的形成范围也与配线连接部531大致相同，为从沟道部517d中的X轴方向上的源极配线520侧的端部至源极配线520的范围。此外，形成于第1层间绝缘膜526的源极侧开口部526a的形成范围也与上述实施方式5中记载的同样，其一部分与第3源极侧开口部533b重叠而构成源极侧接触孔CH2。
不过，配线连接部531与辅助电容电极532包括同一第1透明电极膜527。在本实施方式中，利用配线连接部531如上所述为与沟道部517d的一部分重叠的形成范围这一点，如图32和图33所示，辅助电容电极532以与沟道部517d中的不配线连接部531重叠的部分(在X轴方向上与源极配线520侧相反的一侧的部分)重叠的方式，比上述实施方式5扩张了形成范围。并且，在Y轴方向上相邻的辅助电容电极532彼此由上述扩张部分32b连接。由此，辅助电容电极532的电阻变小。此外，虽然辅助电容电极532和配线连接部531均包括同一第1透明电极膜527，但是由于相互在物理上分离而防止了短路的发生。
如以上说明的，根据本实施方式，TFT517是具有包括氧化物半导体膜524的沟道部517d并且多个电极517a、517b、517c中包含源极电极517b和漏极电极517c的构成，上述源极电极517b是配线连接部531的至少一部分，连接到沟道部517d的一端侧，上述漏极电极517c连接到沟道部517d的另一端侧，具备第1层间绝缘膜(绝缘膜)526，上述第1层间绝缘膜(绝缘膜)526配置在氧化物半导体膜524的上层侧，在与源极电极517b和漏极电极517c重叠的位置分别形成有漏极侧开口部526b和源极侧开口部526a(开口部)。这样，源极电极517b和漏极电极517c包括使氧化物半导体膜524局部地低电阻化而成的低电阻化区域，因此，如果通过形成于第1层间绝缘膜526的2个漏极侧开口部526b和源极侧开口部526a使氧化物半导体膜524低电阻化，则能形成连接到沟道部517d的源极电极517b和漏极电极517c。沟道部517d的长度由第1层间绝缘膜526的2个漏极侧开口部526b和源极侧开口部526a之间的距离规定，因此，沟道部517d的长度不易产生差别，从而能稳定地发挥TFT517的特性。
＜实施方式7＞
通过图35至图37说明本发明的实施方式7。在该实施方式7中，示出从上述实施方式4变更了配线连接部631的构成的实施方式。此外，关于与上述实施方式4同样的结构、作用以及效果，省略重复的说明。
如图35至图37所示，本实施方式的包含源极电极617b的配线连接部631包括使氧化物半导体膜624局部地低电阻化而成的低电阻化区域。氧化物半导体膜624的低电阻化区域与上述实施方式3记载的同样，作为具有一定的电阻率的导电体发挥功能。此外，在图36和图37中，将配线连接部631(氧化物半导体膜624的低电阻化区域)以网点状进行了图示。包含该低电阻化区域的氧化物半导体膜624是大致透明的透光性导电材料，因此通过使配线连接部631包括氧化物半导体膜624的一部分(低电阻化区域)，能充分提高像素PX的开口率。
如图35和图37所示，配线连接部631的大致整个区域与第1层间绝缘膜626的源极侧开口部626a重叠。层叠在第1层间绝缘膜626的上层侧的第3层间绝缘膜633不具有上述实施方式4中记载的第3源极侧开口部33b(参照图23)，而是覆盖通过第1层间绝缘膜626的源极侧开口部626a露出的氧化物半导体膜624的露出部分并且与该露出部分直接接触。第3层间绝缘膜633如上述实施方式4记载所示包括氮化硅，并在材料中含有氢。因此，第3层间绝缘膜633中包含的氢通过第1层间绝缘膜626的源极侧开口部626a向氧化物半导体膜624的露出部分扩散，使该露出部分低电阻化。由此，氧化物半导体膜624的露出部分的大致整个区域成为低电阻化区域而构成配线连接部631。
另一方面，如图35和图36所示，漏极电极617c与上述实施方式4同样，包括使氧化物半导体膜624局部地低电阻化而成的低电阻化区域。即，漏极电极617c和源极电极617b均包括氧化物半导体膜624的低电阻化区域，因此若与漏极电极和源极电极包括同一透明电极膜的情况相比，能采用使在漏极电极617c与源极电极617b之间确保的距离更短的设计(具体地说，如上述实施方式3中说明的图19那样的设计)。由此，能缩短沟道部617d，因此能提高TFT617的特性。并且，沟道部617d的长度与上述实施方式1等同样由第1层间绝缘膜626的2个开口部626a、626b之间的距离规定，因此，沟道部617d的长度不易产生差别，从而能稳定地发挥TFT617的特性。另外，在制造阵列基板611b时，通过将氧化物半导体膜624图案化，不仅能形成沟道部617d和漏极电极617c，而且能形成包含源极电极617b的配线连接部631，因此，能实现制造成本的降低。
如以上说明的，根据本实施方式，漏极电极617c包括使氧化物半导体膜624局部地低电阻化而成的低电阻化区域。这样，漏极电极617c和配线连接部631的源极电极617b均包括氧化物半导体膜624的低电阻化区域，因此若与漏极电极和源极电极包括同一透明电极膜的情况相比，能采用使在漏极电极617c与源极电极617b之间确保的距离更短的设计。由此，能缩短沟道部617d，因此能提高TFT617的特性。
＜实施方式8＞
通过图38或图39说明本发明的实施方式8。在该实施方式8中，示出从上述实施方式7变更了源极侧开口部726a的形成范围的实施方式。此外，关于与上述实施方式7同样的结构、作用以及效果，省略重复的说明。
如图38和图39所示，本实施方式的第1层间绝缘膜726的源极侧开口部726a以在横跨沿着X轴方向(从源极配线720朝向TFT717的配线连接部731的延伸方向)相邻的像素PX之间的范围内延伸的方式形成。详细地说，源极侧开口部726a在X轴方向上在显示区域AA的大致整个长度上延伸，呈横穿沿着X轴方向排列的所有像素PX群的带状。该带状的源极侧开口部726a在Y轴方向上空开一定的间隔排列多个，从而整体上呈横条纹状，其排列间距与在Y轴方向上的像素PX间的排列间距大致相等并且设置数量与沿着Y轴方向排列的像素PX的设置数量相等。若在第1层间绝缘膜726中对沿着X轴方向排列的多个像素PX单独形成数目相同的源极侧开口部，则需要在相邻的源极侧开口部之间设计一定的间隔。与此相对，如果与源极电极717b重叠的源极侧开口部726a在横跨X轴方向上相邻的像素PX之间的范围内延伸，则无需设计上述的间隔，因此，能缩窄像素PX的X轴方向上的排列间距，因而在实现高清化上是优选的。
＜参考例＞
通过图40至图42说明参考例。在该参考例中，示出从上述实施方式4变更了配线连接部831的构成的例子。此外，关于与上述实施方式4同样的结构、作用以及效果，省略重复的说明。
如图40至图42所示，本参考例的配线连接部831包括从源极配线820以沿着X轴方向突出的形式分支的枝状部，其顶端部构成了与栅极电极817a和沟道部817d重叠的源极电极817b。即，包含源极电极817b的配线连接部831与源极配线820包括同一第2金属膜825。
＜其它实施方式＞
本发明不限于通过上述描述和附图所说明的实施方式，例如下面的实施方式也包含在本发明的技术范围中。
(1)上述各实施方式中作为透光性导电材料记载的透明电极膜、氧化物半导体膜的光透射率并不局限于100％或与其近似的数值，光透射率也可以略低于上述数值，只要使光透射过即可。
(2)作为上述实施方式1、2的变形例，配线连接部(源极电极)和漏极电极也可以是与共用电极包括同一第2透明电极膜的构成。
(3)作为上述实施方式1、2、上述(1)的变形例，漏极电极也可以是包括与构成配线连接部(源极电极)的透明电极膜不同的透明电极膜的构成。
(4)在上述实施方式1、2、4～6中，示出了配线连接部(源极电极)包括第1透明电极膜或第2透明电极膜的情况，但是不仅具备第1透明电极膜和第2透明电极膜而且具备第3透明电极膜的阵列基板中，也能由第3透明电极膜构成配线连接部。
(5)在上述实施方式1～3中，示出了漏极电极包括第1透明电极膜或第2透明电极膜的情况，但是在不仅具备第1透明电极膜和第2透明电极膜而且具备第3透明电极膜的阵列基板中，也能由第3透明电极膜构成漏极电极。
(6)作为上述实施方式3、7、8的变形例，也可以是漏极电极包括氧化物半导体膜的低电阻化区域，配线连接部(源极电极)包括第1透明电极膜或第2透明电极膜的关系。
(7)作为上述实施方式4～6的变形例，也可以是配线连接部(源极电极)与像素电极包括同一第2透明电极膜的构成。另外，在不仅具备第1透明电极膜和第2透明电极膜而且具备第3透明电极膜的阵列基板中，也能由第3透明电极膜构成配线连接部。
(8)作为上述实施方式4～8的变形例，也可以是漏极电极与共用电极包括同一第1透明电极膜或与像素电极包括同一第2透明电极膜的构成。另外，在不仅具备第1透明电极膜和第2透明电极膜而且具备第3透明电极膜的阵列基板中，也能由第3透明电极膜构成漏极电极。
(9)作为上述实施方式5的变形例，能适当地变更第3层间绝缘膜的第3源极侧开口部的形成范围。例如，第3层间绝缘膜的第3源极侧开口部的形成范围也可以与上述实施方式4、6相同。
(10)在上述各实施方式中，示出了配线连接部连接到源极配线并且构成TFT的源极电极的情况，但是除此以外例如在配线连接部连接到栅极配线并且构成TFT的栅极电极的情况下也能应用本发明。
(11)在上述实施方式4～8中，例示了漏极侧接触孔配置于像素的X轴方向和Y轴方向上的中央的情况，但是接触孔在像素中也可以在X轴方向和Y轴方向中的任一方向或这两个方向上偏心配置。
(12)除了上述各实施方式以外，也能适当地变更各层间绝缘膜的各开口部的具体的形成范围、配置。
(13)在上述各实施方式中，作为第2层间绝缘膜、第3层间绝缘膜的材料例示了氮化硅，但是也能使用氮化硅以外的材料，在该情况下，也优选使用含有氢的材料。另外，也能适当地变更第1层间绝缘膜的具体材料。
(14)在上述实施方式3、4～8中，例示了第2层间绝缘膜、第3层间绝缘膜的材料中含有的氢通过第1层间绝缘膜的漏极侧开口部、源极侧开口部扩散到氧化物半导体膜中，从而促进氧化物半导体膜的低电阻化的情况，但也可以例如在阵列基板的制造过程中，进行了在第1层间绝缘膜中形成漏极侧开口部、源极侧开口部的图案化后，进行等离子体处理、真空退火处理等低电阻化处理，从而通过漏极侧开口部、源极侧开口部促进氧化物半导体膜的低电阻化。在该情况下，作为第2层间绝缘膜、第3层间绝缘膜的材料，能使用不含氢的材料。
(15)除了上述各实施方式以外，还能适当地变更第1金属膜和第2金属膜所使用的具体的金属材料。另外，还能适当地变更第1金属膜和第2金属膜的层叠结构，具体地，能变更层叠数量，另外，能设为单层结构，还能设为合金结构。
(16)除了上述各实施方式以外，还能适当地变更第1透明电极膜和第2透明电极膜所使用的具体的透明电极材料。具体地，能使用ITO(Indium Tin Oxide：氧化铟锡)或ZnO(Zinc Oxide：氧化锌)等透明电极材料。
(17)在上述各实施方式中，例示了具备氧化物半导体膜作为半导体膜的阵列基板，但是除此以外例如也可以使用多晶硅(作为多晶化的硅(多晶硅)的一种的CG硅(Continuous Grain Silicon：连续晶界硅))、非晶硅作为半导体膜的材料。
(18)在上述各实施方式中，例示了栅极配线沿着X轴方向以直线状延伸，在其侧缘未形成凹部或凸部的构成，但也可以在栅极配线的侧缘形成一些凹部或凸部。在栅极配线的侧缘形成凸部的情况下，该凸部也可以构成栅极电极的一部分或整个区域。
(19)在上述各实施方式中，示出了设为栅极配线的大致整个区域与CF基板的遮光部重叠的配置的情况，但也可以是仅栅极配线的一部分与遮光部重叠的配置或栅极配线不与遮光部重叠的配置。
(20)在上述实施方式4～8中，例示了在VA模式的液晶面板中具备2层的透明电极膜(第1透明电极膜和第2透明电极膜)的阵列基板，但是在VA模式的液晶面板中将透明电极膜设为1层的阵列基板中也能应用本发明。在该情况下，只要由1层的透明电极膜构成像素电极，另一方面，使用第1金属膜设置与栅极配线平行的辅助电容配线，并使该辅助容量配线与像素电极之间形成静电电容而使充电到像素电极的电位保持一定期间即可。
(21)在上述各实施方式中，示出了在沟道部上未形成有蚀刻阻挡层，源极部的沟道部侧的端部下表面以与氧化物半导体膜的上表面接触的方式配置的情况，但也可以具备在沟道部的上层侧形成有蚀刻阻挡层的蚀刻阻挡型的TFT。
(22)在上述各实施方式中，例示了动作模式设为FFS模式、VA模式的液晶面板，但除此以外，在设为IPS(In-Plane Switching：面内开关)模式等其它动作模式的液晶面板中也能应用本发明。
(23)在上述各实施方式中，例示了驱动器直接安装于阵列基板的COG安装类型的液晶面板，但在驱动器安装于柔性基板且该柔性基板安装于阵列基板的COF(Chip OnFilm：薄膜上芯片)安装类型的液晶面板中也能应用本发明。
(24)在上述各实施方式中，例示了液晶面板的像素为红色、绿色以及蓝色的3色构成，但在具备对红色、绿色以及蓝色追加黄色等而成为4色构成的像素的液晶面板中也能应用本发明。
(25)在上述各实施方式中，例示了呈纵长的方形的液晶面板，但在呈横长的方形的液晶面板或呈正方形的液晶面板中也能应用本发明。除此以外，还能在呈圆形或椭圆形的液晶面板中应用本发明。
(26)对上述各实施方式中记载的液晶面板以层叠的形式安装了触摸面板和视差屏障面板(开关液晶面板)等功能性面板后的液晶面板也包含在本发明中。
(27)在上述各实施方式中，例示了具备作为外部光源的背光源装置的透射型液晶显示装置，但本发明也能应用于利用外部光进行显示的反射型液晶显示装置，在该情况下，能省略背光源装置。另外，在半透射型的液晶显示装置中也能应用本发明。
(28)在上述各实施方式中，作为液晶显示装置的开关元件使用了TFT，但也能应用于使用了TFT以外的开关元件(例如薄膜二极管(TFD))的液晶显示装置，另外，除了能应用于进行彩色显示的液晶显示装置以外，还能应用于进行黑白显示的液晶显示装置。
(29)在上述各实施方式中，例示了作为显示面板而使用液晶面板的液晶显示装置，但本发明也能应用于使用其它种类的显示面板(PDP(等离子体显示面板)、有机EL面板、EPD(电泳显示面板)、MEMS(Micro Electro Mechanical Systems：微电子机械系统)显示面板等)的显示装置。
附图标记说明
11、311...液晶面板(显示面板)；11a、311a...CF基板(相对基板)；11b、211b、311b、611b...阵列基板(薄膜晶体管基板)；17、117、217、317、417、517、617、717...TFT(薄膜晶体管)；17a、217a、317a、517a...栅极电极(电极)；17b、117b、217b、317b、417b、517b、617b、717b...源极电极(电极)；17c、217c、317c、517c、617c...漏极电极(电极)；17d、217d、317d、517d、617d...沟道部；18、218、318...像素电极(第1透明电极)；20、120、320、420、520、720...源极配线(配线)；24、224、324、524、624...氧化物半导体膜(半导体膜)；26、126、226、326、426、526、626、726...第1层间绝缘膜(绝缘膜)；26a、126a、226a、326a、426a、526a、626a、726a...源极侧开口部(开口部)；26b、226b、326b、526b、626b...漏极侧开口部(开口部)；27、227、327...第1透明电极膜；28、228...第2层间绝缘膜(层间绝缘膜)；29、229...第2透明电极膜；30、230...共用电极(第2透明电极)；31、131、231、331、431、531、631、731...配线连接部；32、532...辅助电容电极(第2透明电极)；33、333、433、533、633...第3层间绝缘膜(绝缘膜)；33a、333a...第3漏极侧开口部(开口部)；33b、433b、533b...第3源极侧开口部(开口部)；327、527...第1透明电极膜(第2透明电极膜)；329...第2透明电极膜(第1透明电极膜)；PX...像素。

Claims (11)

1.一种薄膜晶体管基板，其特征在于，具备：
配线；
薄膜晶体管，其具有多个电极；以及
配线连接部，其至少一部分构成多个上述电极中的任一电极，且其连接到上述配线，包括透光性导电材料。
2.根据权利要求1所述的薄膜晶体管基板，
具备：第1透明电极，其连接到上述薄膜晶体管的多个上述电极中的任一电极，包括第1透明电极膜；以及第2透明电极，其包括隔着层间绝缘膜与上述第1透明电极膜重叠的第2透明电极膜，与上述第1透明电极之间能形成静电电容或电场，
上述配线连接部包括上述第1透明电极膜或上述第2透明电极膜。
3.根据权利要求2所述的薄膜晶体管基板，
上述薄膜晶体管是具有包括半导体膜的沟道部并且多个上述电极中包含源极电极和漏极电极的构成，上述源极电极是上述配线连接部的至少一部分，连接到上述沟道部的一端侧，上述漏极电极连接到上述沟道部的另一端侧，
上述漏极电极包括上述第1透明电极膜和上述第2透明电极膜中的与上述配线连接部相同的透明电极膜。
4.根据权利要求2所述的薄膜晶体管基板，
上述薄膜晶体管是具有包括氧化物半导体膜的沟道部并且多个上述电极中包含源极电极和漏极电极的构成，上述源极电极是上述配线连接部的至少一部分，连接到上述沟道部的一端侧，上述漏极电极连接到上述沟道部的另一端侧，
上述漏极电极包括使上述氧化物半导体膜局部地低电阻化而成的低电阻化区域。
5.根据权利要求4所述的薄膜晶体管基板，
上述第1透明电极是一部分与上述配线连接部重叠的像素电极，而上述第2透明电极是与上述像素电极之间形成静电电容并保持充电到上述像素电极的电位的辅助电容电极，
上述配线连接部包括上述第2透明电极膜。
6.根据权利要求1所述的薄膜晶体管基板，
上述薄膜晶体管是具有包括氧化物半导体膜的沟道部并且多个上述电极中包含源极电极和漏极电极的构成，上述源极电极是上述配线连接部的至少一部分，连接到上述沟道部的一端侧，上述漏极电极连接到上述沟道部的另一端侧，
上述配线连接部包括使上述氧化物半导体膜局部地低电阻化而成的低电阻化区域。
7.根据权利要求6所述的薄膜晶体管基板，
具备：第1透明电极，其连接到上述薄膜晶体管的上述漏极电极，包括第1透明电极膜；以及第2透明电极，其包括隔着层间绝缘膜与上述第1透明电极膜重叠的第2透明电极膜，与上述第1透明电极之间能形成静电电容或电场，
上述漏极电极包括上述第1透明电极膜或上述第2透明电极膜。
8.根据权利要求6所述的薄膜晶体管基板，
上述漏极电极包括使上述氧化物半导体膜局部地低电阻化而成的低电阻化区域。
9.根据权利要求1至权利要求8中的任一项所述的薄膜晶体管基板，
上述薄膜晶体管是具有包括半导体膜的沟道部并且多个上述电极中包含源极电极和漏极电极的构成，上述源极电极是上述配线连接部的至少一部分，连接到上述沟道部的一端侧，上述漏极电极连接到上述沟道部的另一端侧，
上述薄膜晶体管基板具备绝缘膜，上述绝缘膜配置在上述半导体膜的上层侧，在与上述源极电极和上述漏极电极重叠的位置分别形成有开口部。
10.根据权利要求9所述的薄膜晶体管基板，
具备多个像素，上述像素具有上述薄膜晶体管，上述多个像素至少沿着从上述配线朝向上述薄膜晶体管的上述配线连接部的延伸方向排列配置，
上述绝缘膜的与上述源极电极重叠的上述开口部以在横跨上述延伸方向上相邻的上述像素之间的范围内延伸的方式形成。
11.一种显示面板，其特征在于，
具备：权利要求1至权利要求10中的任一项所述的薄膜晶体管基板；以及与上述薄膜晶体管基板贴合的相对基板。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7289294B2 (ja) * 2018-05-18 2023-06-09 株式会社半導体エネルギー研究所 表示装置、表示モジュール、電子機器、及び、表示装置の作製方法
KR102763274B1 (ko) * 2018-11-30 2025-02-10 삼성디스플레이 주식회사 표시장치

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200842930A (en) * 2007-04-20 2008-11-01 Au Optronics Corp Semiconductor structure of display device and method for fabricating the same
JP2009272427A (ja) * 2008-05-07 2009-11-19 Canon Inc 薄膜トランジスタ及びその製造方法
CN101752390A (zh) * 2008-12-05 2010-06-23 株式会社半导体能源研究所 半导体装置
WO2012020525A1 (ja) * 2010-08-07 2012-02-16 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置
US20120218485A1 (en) * 2009-11-09 2012-08-30 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display panel including the same, and method for manufacturing active matrix substrate
JP2012203148A (ja) * 2011-03-24 2012-10-22 Toppan Printing Co Ltd 薄膜トランジスタおよび反射型カラー表示装置
US20140117350A1 (en) * 2012-10-30 2014-05-01 Junichi Koezuka Display device and electronic device
CN104241299A (zh) * 2014-09-02 2014-12-24 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及结构
WO2016009715A1 (ja) * 2014-07-16 2016-01-21 株式会社Ｊｏｌｅｄ トランジスタ、表示装置および電子機器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5582800B2 (ja) * 2010-01-27 2014-09-03 パナソニック液晶ディスプレイ株式会社 液晶表示装置及びその製造方法
JP6104099B2 (ja) * 2013-08-21 2017-03-29 株式会社ジャパンディスプレイ 有機ｅｌ表示装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200842930A (en) * 2007-04-20 2008-11-01 Au Optronics Corp Semiconductor structure of display device and method for fabricating the same
JP2009272427A (ja) * 2008-05-07 2009-11-19 Canon Inc 薄膜トランジスタ及びその製造方法
CN101752390A (zh) * 2008-12-05 2010-06-23 株式会社半导体能源研究所 半导体装置
US20120218485A1 (en) * 2009-11-09 2012-08-30 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display panel including the same, and method for manufacturing active matrix substrate
WO2012020525A1 (ja) * 2010-08-07 2012-02-16 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置
JP2012203148A (ja) * 2011-03-24 2012-10-22 Toppan Printing Co Ltd 薄膜トランジスタおよび反射型カラー表示装置
US20140117350A1 (en) * 2012-10-30 2014-05-01 Junichi Koezuka Display device and electronic device
WO2016009715A1 (ja) * 2014-07-16 2016-01-21 株式会社Ｊｏｌｅｄ トランジスタ、表示装置および電子機器
CN104241299A (zh) * 2014-09-02 2014-12-24 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及结构

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