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CN108766997B - 一种具有载流子存储区的沟槽栅器件及其制造方法 - Google Patents

一种具有载流子存储区的沟槽栅器件及其制造方法 Download PDF

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CN108766997B CN201810463012.6A CN201810463012A CN108766997B CN 108766997 B CN108766997 B CN 108766997B CN 201810463012 A CN201810463012 A CN 201810463012A CN 108766997 B CN108766997 B CN 108766997B
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Huangshan Core Microelectronics Co ltd
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Abstract

本发明公开了一种具有载流子存储区的沟槽栅器件及其制造方法，该沟槽栅器件，包括半导体衬底或外延层，所述半导体衬底或外延层表面向下延伸设置有一组沟槽栅，所述沟槽栅的外侧设置有第一掺杂区域，第一掺杂区域内掺杂形成与半导体衬底或外延层具有相同导电类型且呈横向与纵向梯度分布、具有载流子存储作用的第一类掺杂半导体，该结构有利于更多载流子在此处存储，从而可以降低导通电阻与饱和压降。还公开了该沟槽栅器件的制造方法，该方法能够改善现有方法加工难度大及造价高的问题。可广泛应用于功率器件的生产加工领域。

Description

一种具有载流子存储区的沟槽栅器件及其制造方法
技术领域
本发明涉及功率器件领域，尤其涉及一种具有载流子存储区的沟槽栅器件及其制造方法。
背景技术
为了缩小功率器件的尺寸，改善功率器件的性能，沟槽栅结构被引入到功率器件中。如沟槽栅金属氧化物半导体场效应晶体管（Trench MOSFET）、沟槽型绝缘栅双极晶体管（Trench IGBT）、沟槽栅MOS控制晶闸管（Trench MCT）等类似器件。沟槽栅技术引入器件，与平面栅器件比较，由于消除了颈区电阻，同时大幅度缩小了器件由栅和两栅之间区域构成的元胞的尺寸，提高了器件的电流密度，因而可以获得更低的导通电阻和饱和压降。
但是，元胞尺寸的缩小增大了器件沟道的密度，过高的沟道密度会带来更大的短路电流，更窄的器件短路安全工作区，同时也会增大器件的关断损耗，因此在设计时可适当增大元胞尺寸降低元胞密度。另一方面，对于如传统的N沟道沟槽栅IGBT器件，载流子浓度在衬底或外延层漂移区（对应本专利所述衬底或外延层100）内从集电极到发射极一侧靠近P-阱区（对应本发明专利所述第二掺杂区112）的边界快速降低到零，这增大了器件的导通电阻和饱和压降。为此，在邻近P-阱区下的漂移区内引入具有载流子存储效应的掺杂浓度更高的N型层，可提升P-阱区附近漂移区内载流子的浓度，在元胞密度降低时获得更低的导通电阻和饱和压降。
已公开的带有载流子存储区的沟槽栅器件有：在P-阱区下漂移区引入一层具有载流子存储效果的N型层的沟槽栅器件结构（NAKAMURA H, NAKAMURA K, KUSUNOKI S, etal., Wide Cell Pitch 1200V NPT CSTBTs with Short Circuit Ruggedness [C].ISPSD 2001）；在P-阱区下方引入第一层N型埋层，在沟槽底部引入第二层N型埋层，在第一N型埋层的下方引入介质埋层的沟槽栅器件结构（CN102969350A）；通过高温扩散在P-阱区下形成一层N+残留层的沟槽栅器件结构（CN103219371A）；还有的做法是用P型掺杂的基板通过硅-硅键合到在N-型硅衬底表面掺杂有N型层的衬底上，从而在P-阱区下形成带N型层的沟槽栅器件（CN105140121A）。
另外，也有直接在沟槽底部掺杂形成一层N+层的沟槽栅器件结构（CN102013438A）。
发明内容
本发明的目的之一是提供一种具有载流子存储区的沟槽栅器件，解决现有器件对应本专利所述衬底或外延层的漂移区靠近对应本专利所述第二掺杂区的P-区处载流子浓度低的问题，尤其是在相邻沟槽间距较大的低密度元胞情况下导通电阻和饱和压降偏高的问题。同时，可获得器件不同参数的更优性能。
本发明的另一目的是提供一种具有载流子存储区的沟槽栅器件制造方法，在实现本发明所述的器件结构的同时，改善现有方法加工难度大及造价高的问题。
本发明解决其技术问题所采用的技术方案是：
一种具有载流子存储区的沟槽栅器件，包括半导体衬底或外延层，所述半导体衬底或外延层表面向下延伸设置有一组沟槽栅，所述沟槽栅包括上部沟槽和位于上部沟槽下方的下部沟槽，所述沟槽栅的内侧壁和半导体衬底或外延层表面设置有栅电极绝缘层，所述沟槽栅位于栅电极绝缘层内填充有栅电极；所述沟槽栅的外侧还设置有第一掺杂区域，所述第一掺杂区域从上部沟槽底部的外侧向侧向和下方延伸，第一掺杂区域内掺杂形成与半导体衬底或外延层具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽栅侧壁往远离沟槽侧壁方向依次递减呈横向和纵向梯度分布；所述第一掺杂区域的上方设置有第二掺杂区域，第二掺杂区域内掺杂形成与半导体衬底或外延层具有相反导电类型的第二类掺杂半导体；所述第二掺杂区域的上方位于沟槽栅的两侧设置有第三掺杂区域，相邻两沟槽栅外侧的第三掺杂区域间设置有第四掺杂区域，所述第三掺杂区域内掺杂形成比第二掺杂区域内的第二类掺杂半导体浓度高的第一类掺杂半导体，所述第四掺杂区域内掺杂形成比第二掺杂区域内的第二类掺杂半导体浓度高的第二类掺杂半导体。
进一步的，所述下部沟槽的下方设置有第五掺杂区域，所述第五掺杂区域内掺杂形成与半导体衬底或外延层具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减呈横向和纵向梯度分布。
进一步的，相邻两所述沟槽栅外侧的第一掺杂区域相互分离或相互连接或相互重叠。
进一步的，所述沟槽栅外侧的第一掺杂区域与第五掺杂区域相互分离或相互连接或相互重叠。
作为另一种方案，所述下部沟槽的下方设置有第六掺杂区域，所述第六掺杂区域内掺杂形成与半导体衬底或外延层具有相反导电类型的第二类掺杂半导体，所述第二类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减呈横向和纵向梯度分布。
一种具有载流子存储区的沟槽栅器件的制造方法，包括以下步骤：
1）在半导体衬底或外延层的表面，依次设置第一种半导体绝缘层，第二种半导体绝缘层和第三种半导体绝缘层；
2）用所述第一种半导体绝缘层，第二种半导体绝缘层和第三种半导体绝缘层作为掩膜，用干法刻蚀工艺在半导体衬底或外延层表面向下加工出上部沟槽；
3）往上部沟槽的底部半导体衬底或外延层中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第一掺杂区域，所述掺杂杂质为与半导体衬底或外延层具有相同导电类型的第一类掺杂半导体；
4）在上部沟槽的内侧壁上生成第一种半导体绝缘层，通过选择性刻蚀去除上部沟槽底部的第一种半导体绝缘层；用所述第一种半导体绝缘层，第二种半导体绝缘层和第三种半导体绝缘层作为掩膜，用各向异性的干法刻蚀工艺在上部沟槽的下方加工出下部沟槽；在加工出下部沟槽时，去除了上部沟槽底部下侧的第一掺杂区域的一部分；
5）腐蚀去除第一种半导体绝缘层，第二种半导体绝缘层和第三种半导体绝缘层；
6）在上部沟槽和下部沟槽的内侧壁生长栅电极绝缘层，之后在所述栅电极绝缘层中填充栅电极，再通过刻蚀工艺去除半导体衬底或外延层表面的栅电极，从而形成沟槽栅；
7）在所述第一掺杂区域的上方进行第二类掺杂半导体杂质的掺杂和热处理，形成与半导体衬底或外延层具有相反导电类型的第二掺杂区域；在所述第二掺杂区域的上方位于沟槽栅的两侧进行第一类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域内的第二类掺杂半导体浓度更高的第一类掺杂半导体区域；在相邻两沟槽栅外侧的第三掺杂区域之间进行第二类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域内的第二类掺杂半导体浓度更高的第四掺杂区域。
进一步的，所述步骤4）之后，还往下部沟槽的底部半导体衬底或外延层中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第五掺杂区域，所述掺杂杂质为与半导体衬底或外延层具有相同导电类型的第一类掺杂半导体；
优选的，所述步骤4）之后，还往下部沟槽的底部半导体衬底或外延层中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第六掺杂区域，所述掺杂杂质为与半导体衬底或外延层具有相反导电类型的第二类掺杂半导体。
本发明的有益效果：
已公开的带有载流子存储区的沟槽栅器件，其在相邻的两个沟槽栅之间的载流子存储区，未有梯度分布的陈述，以本专业的常识理解，要么是通过离子注入从器件表面掺杂并进行热处理后形成，要么是直接从器件表面通过热扩散形成，在这些情况下，所述载流子存储区应呈纵向梯度分布；而本发明则是通过在上部沟槽底部注入杂质并进行热处理，通过杂质扩散增加呈横向和纵向梯度分布的第一掺杂区域，可以在第二掺杂区域的下方形成与衬底或者外延层掺杂类型相同但浓度更高的掺杂层，有利于更多载流子在此处存储，从而可以降低导通电阻与饱和压降。第一掺杂区采用分离的结构，具有相对较少的载流子存储，可以在适度降低导通电阻和饱和压降的同时，减轻对耐压和关断速度降低的影响；第一掺杂区采用重叠的结构，具有相对较多的载流子存储，可以更好的降低导通电阻和饱和压降，但同时对耐压和关断速度的降低有一定的影响；第一掺杂区采用连接的结构，则是前面两种情况的折中。具体根据应用对导通电阻、耐压和关断速度的需求，选取最优结构。在第五掺杂区形成的与第一掺杂区具有相同导电类型的掺杂半导体，可以通过与第一掺杂区的掺杂半导体相互分离或者相互连接或者相互重叠，进一步增加载流子存储效果，获得更低的导通电阻和饱和压降。所述在第六掺杂区形成的与第一掺杂区具有相反导电类型的掺杂半导体，可以缓和下部沟槽底部处电场的集中，改善甚至提升由于增加第一掺杂区域带来的耐压下降，在第一掺杂区获得更优导通电阻和饱和压降的同时提升器件耐压，获得器件参数更好的平衡。
已公开的带有载流子存储区的沟槽栅器件制造方法，其在相邻的两个沟槽栅之间的载流子存储区，如果采用高能离子注入从器件表面掺杂并进行热处理形成，则昂贵的高能离子注入机需要更大的设备投资；如果采用普通能量的离子注入从器件表面掺杂并进行热处理形成，或直接从器件表面通过热扩散形成，则在形成所述载流子存储区的同时也在器件表层形成更高浓度的掺杂，容易导致耐压降低，不利于形成良好的器件性能。而本发明公开的带有载流子存储区的沟槽栅器件制造方法，只需采用普通能量的离子注入在上部沟槽形成后从沟槽开口处注入，在第二掺杂区域的下方通过热处理横向和纵向扩散形成，勿需投资昂贵的高能离子注入机，也可避免在形成所述载流子存储区的同时在器件表层进行掺杂。
以下将结合附图和实施例，对本发明进行较为详细的说明。
附图说明
图1是本发明在硅衬底或外延层上生长第一次二氧化硅、氮化硅、第二次二氧化硅，并加工出上部沟槽的示意图。
图2是图1在沟槽底部掺杂后形成有第一类掺杂半导体的第一掺杂区域示意图。
图3是图2在沟槽侧壁生长第三次氧化硅并将底部氧化硅刻蚀后的结构示意图。
图4a是图3加工下部沟槽后的示意图。
图4b是图4a在下部沟槽底部掺杂后形成有第一类掺杂半导体的第五掺杂区域示意图。
图5a是图4a去除第一次氧化硅、氮化硅、第二次氧化硅和第三次氧化硅后的示意图。
图5b是图4b去除第一次氧化硅、氮化硅、第二次氧化硅和第三次氧化硅后的示意图。
图6a是图5a生长第四次氧化硅、生长多晶硅并回刻去除沟槽外多余多晶硅后的示意图。
图6b是图5b生长第四次氧化硅、生长多晶硅并回刻去除沟槽外多余多晶硅后的示意图。
图7a是图6a从硅衬底或外延层表面掺杂形成有第二类掺杂半导体的第二掺杂区域示意图。
图7b是图6b从硅衬底或外延层表面掺杂形成有第二类掺杂半导体的第二掺杂区域示意图。
图8a是图7a从硅衬底或外延层表面掺杂形成有比第二类掺杂半导体浓度更高的第一类掺杂半导体和第二类掺杂半导体的第三掺杂区域和第四掺杂区域示意图。
图8b是图7b从硅衬底或外延层表面掺杂形成有比第二类掺杂半导体浓度更高的第一类掺杂半导体和第二类掺杂半导体的第三掺杂区域和第四掺杂区域示意图。
图9、10、11是图8a在第一掺杂区域形成的第一类掺杂半导体在相邻两个沟槽栅之间处于分离，相互连接，或是相互重叠时的示意图。
图12、13、14是图8b在第一掺杂区域形成的第一类掺杂半导体在相邻两个沟槽栅之间处于分离，相互连接，或是相互重叠时的示意图。
图15、16、17是图12、13、14在下部沟槽底部掺杂后形成有不是第一类掺杂半导体而是第二类掺杂半导体的示意图。
实施方式
实施例
一种具有载流子存储区的沟槽栅器件，如图9、10、11所示，包括半导体衬底或外延层100，所述半导体衬底或外延层100表面向下延伸设置有一组沟槽栅10，所述沟槽栅10包括上部沟槽104和位于上部沟槽104下方的下部沟槽108，所述沟槽栅10的内侧壁和半导体衬底或外延层100表面设置有栅电极绝缘层110，所述沟槽栅10位于栅电极绝缘层110内填充有栅电极111；所述沟槽栅10的外侧还设置有第一掺杂区域105，所述第一掺杂区域105从上部沟槽104底部的外侧向侧向和下方延伸，第一掺杂区域105内掺杂形成与半导体衬底或外延层100具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽栅侧壁往远离沟槽侧壁方向依次递减。相邻两所述沟槽栅10外侧的第一掺杂区域105之间可以相互分离，也可以相互连接或相互重叠，具体可根据耐压、导通电阻和关断性能指标要求来设定。所述第一掺杂区域105的上方设置有第二掺杂区域112，第二掺杂区域112内掺杂形成与半导体衬底或外延层100具有相反导电类型的第二类掺杂半导体；所述第二掺杂区域112的上方位于沟槽栅10的两侧设置有第三掺杂区域113，相邻两沟槽栅10外侧的第三掺杂区域113间设置有第四掺杂区域114，所述第三掺杂区域113内掺杂形成比第二掺杂区域112内的第二类掺杂半导体浓度高的第一类掺杂半导体，所述第四掺杂区域114内掺杂形成比第二掺杂区域112内的第二类掺杂半导体浓度高的第二类掺杂半导体。所述第二掺杂区域112与第一掺杂区域105分离，且第二掺杂区域112从其中一个沟槽栅10的外侧一直延伸到相邻一个沟槽栅10的外侧；所述第二掺杂区域112、第三掺杂区域113和第四掺杂区域114相互接触。
所述第一掺杂区域105内的第一类掺杂半导体的峰值掺杂浓度为1013-1017个原子/cm2，第二类掺杂半导体区域112内的第二类掺杂半导体浓度的峰值掺杂浓度为1016-1019个原子/cm2，第三掺杂区域113内的第一类掺杂半导体杂质的峰值掺杂浓度为1019-1021个原子/cm2，第四掺杂区域114内的第二类掺杂半导体杂质的峰值掺杂浓度为1019-1021个原子/cm2。所述上部沟槽104深度为2-8μm，下部沟槽108深度为2-8μm，栅电极绝缘层110的厚度为0.05～0.25μm，栅电极111完全填充满上部沟槽104和下部沟槽108。
上述具有载流子存储区的沟槽栅器件的制造方法，包括以下步骤：
1）在半导体衬底或外延层100的表面，依次通过热氧化和化学气相淀积的方法获得第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103；所述第一种半导体绝缘层101为热氧化硅，厚度为0.02～0.05μm；所述第二种半导体绝缘层102为氮化硅，厚度为0.05～0.2μm；所述第三种半导体绝缘层103为氧化硅，厚度为0.3～2.0μm。
2）用所述第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103作为掩膜，用各向异性的干法刻蚀工艺加工出在半导体衬底或外延层100表面开口的深度为2～8μm的上部沟槽104，所述第三种半导体绝缘层103用于保护第二种半导体绝缘层102，避免第二种半导体绝缘层102在上部沟槽104加工过程中被刻蚀；
3）往上部沟槽104的底部半导体衬底或外延层100中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第一掺杂区域105，所述掺杂杂质为与半导体衬底或外延层100具有相同导电类型的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减，其峰值掺杂浓度为1013-1017个原子/cm2；
4）在上部沟槽104的内侧壁生长厚度为0.04-0.2μm的第一种半导体绝缘层101，所述第二种半导体绝缘层102可以阻挡第一种半导体绝缘层101在半导体衬底或外延层100表面生长，通过选择性刻蚀去除上部沟槽104底部的第一种半导体绝缘层101；用所述第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103作为掩膜，用各向异性的干法刻蚀工艺加工出深度为2-8μm的下部沟槽108；在加工出下部沟槽108的同时，去除了上部沟槽104底部下侧的第一掺杂区域105的一部分；
5）腐蚀去除第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103；
6）在上部沟槽104和下部沟槽108的内侧壁生长栅电极绝缘层110，所述栅电极绝缘层110为热氧化硅，厚度为0.05～0.25μm；之后在所述栅电极绝缘层110中填充栅电极111，所述栅电极111为掺杂多晶硅，再通过刻蚀工艺去除半导体衬底或外延层100表面的栅电极111，从而形成沟槽栅10；
7）在所述第一掺杂区域105的上方进行第二类掺杂半导体杂质的掺杂和热处理，形成与半导体衬底或外延层100具有相反导电类型的第二掺杂区域112，其峰值掺杂浓度为1016-1019个原子/cm2；在所述第二掺杂区域112的上方位于沟槽栅10的两侧进行第一类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域112内的第二类掺杂半导体浓度更高的第三掺杂区域113，其峰值掺杂浓度为1019-1021个原子/cm2；在相邻两沟槽栅10外侧的第三掺杂区域113之间进行第二类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域112内的第二类掺杂半导体浓度更高的第四掺杂区域114，其峰值掺杂浓度为1019-1021个原子/cm2。
实施例
一种具有载流子存储区的沟槽栅器件，如图12、13、14所示，包括半导体衬底或外延层100，所述半导体衬底或外延层100表面向下延伸设置有一组沟槽栅10，所述沟槽栅10包括上部沟槽104和位于上部沟槽104下方的下部沟槽108，所述沟槽栅10的内侧壁和半导体衬底或外延层100表面设置有栅电极绝缘层110，所述沟槽栅10位于栅电极绝缘层110内填充有栅电极111；所述沟槽栅10的外侧还设置有第一掺杂区域105。所述下部沟槽108的下方设置有第五掺杂区域109，所述第五掺杂区域109内掺杂形成与半导体衬底或外延层100具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减。所述沟槽栅10外侧的第一掺杂区域105与第五掺杂区域109间可以是相互分离的，也可以是相互连接或相互重叠的。其他同实施例1。
上述具有载流子存储区的沟槽栅器件的制造方法，包括以下步骤：
1）在半导体衬底或外延层100的表面，依次通过热氧化和化学气相淀积的方法获得第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103；所述第一种半导体绝缘层101为热氧化硅，厚度为0.02～0.05μm；所述第二种半导体绝缘层102为氮化硅，厚度为0.05～0.2μm；所述第三种半导体绝缘层103为氧化硅，厚度为0.3～2.0μm。
2）用所述第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103作为掩膜，用各向异性的干法刻蚀工艺加工出在半导体衬底或外延层100表面开口的深度为2～8μm的上部沟槽104，所述第三种半导体绝缘层103用于保护第二种半导体绝缘层102，避免第二种半导体绝缘层102在上部沟槽104加工过程中被刻蚀；
3）往上部沟槽104的底部半导体衬底或外延层100中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第一掺杂区域105，所述掺杂杂质为与半导体衬底或外延层100具有相同导电类型的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减，其峰值掺杂浓度为1013-1017个原子/cm2；
4）在上部沟槽104的内侧壁生长厚度为0.04-0.2μm的第一种半导体绝缘层101，所述第二种半导体绝缘层102可以阻挡第一种半导体绝缘层101在半导体衬底或外延层100表面生长，通过选择性刻蚀去除上部沟槽104底部的第一种半导体绝缘层101；用所述第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103作为掩膜，用各向异性的干法刻蚀工艺加工出深度为2-8μm的下部沟槽108；在加工出下部沟槽108的同时，去除了上部沟槽104底部下侧的第一掺杂区域105的一部分；
5）往下部沟槽108的底部半导体衬底或外延层100中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第五掺杂区域109，所述掺杂杂质为与半导体衬底或外延层100具有相同导电类型的第一类掺杂半导体，其峰值掺杂浓度为1013-1017个原子/cm2；
6）腐蚀去除第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103；
7）在上部沟槽104和下部沟槽108的内侧壁生长栅电极绝缘层110，所述栅电极绝缘层110为热氧化硅，厚度为0.05～0.25μm；之后在所述栅电极绝缘层110中填充栅电极111，所述栅电极111为掺杂多晶硅，再通过刻蚀工艺去除半导体衬底或外延层100表面的栅电极111，从而形成沟槽栅10；
8）在所述第一掺杂区域105的上方进行第二类掺杂半导体杂质的掺杂和热处理，形成与半导体衬底或外延层100具有相反导电类型的第二掺杂区域112，其峰值掺杂浓度为1016-1019个原子/cm2；在所述第二掺杂区域112的上方位于沟槽栅10的两侧进行第一类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域112内的第二类掺杂半导体浓度更高的第三掺杂区域113，其峰值掺杂浓度为1019-1021个原子/cm2；在相邻两沟槽栅10外侧的第三掺杂区域113之间进行第二类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域112内的第二类掺杂半导体浓度更高的第四掺杂区域114，其峰值掺杂浓度为1019-1021个原子/cm2。
实施例
一种具有载流子存储区的沟槽栅器件，如图15、16、17所示，包括半导体衬底或外延层100，所述半导体衬底或外延层100表面向下延伸设置有一组沟槽栅10，所述沟槽栅10包括上部沟槽104和位于上部沟槽104下方的下部沟槽108，所述沟槽栅10的内侧壁和半导体衬底或外延层100表面设置有栅电极绝缘层110，所述沟槽栅10位于栅电极绝缘层110内填充有栅电极111；所述沟槽栅10的外侧还设置有第一掺杂区域105。所述下部沟槽108的下方设置有第六掺杂区域115，所述第六掺杂区域115内掺杂形成与半导体衬底或外延层100具有相反导电类型的第二类掺杂半导体，用于改善由于第一掺杂区域105的设置带来的沟槽删10耐压降低。所述第二类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减。其他同实施例1。
上述具有载流子存储区的沟槽栅器件的制造方法，包括以下步骤：
1）在半导体衬底或外延层100的表面，依次通过热氧化和化学气相淀积的方法获得第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103；所述第一种半导体绝缘层101为热氧化硅，厚度为0.02～0.05μm；所述第二种半导体绝缘层102为氮化硅，厚度为0.05～0.2μm；所述第三种半导体绝缘层103为氮化硅，厚度为0.3～2.0μm。
2）用所述第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103作为掩膜，用各向异性的干法刻蚀工艺加工出在半导体衬底或外延层100表面开口的深度为2～8μm的上部沟槽104，所述第三种半导体绝缘层103用于保护第二种半导体绝缘层102，避免第二种半导体绝缘层102在上部沟槽104加工过程中被刻蚀；
3）往上部沟槽104的底部半导体衬底或外延层100中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第一掺杂区域105，所述掺杂杂质为与半导体衬底或外延层100具有相同导电类型的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减，其峰值掺杂浓度为1013-1017个原子/cm2；
4）在上部沟槽104的内侧壁生长厚度为0.04-0.2μm的第一种半导体绝缘层101，所述第二种半导体绝缘层102可以阻挡第一种半导体绝缘层101在半导体衬底或外延层100表面生长，通过选择性刻蚀去除上部沟槽104底部的第一种半导体绝缘层101；用所述第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103作为掩膜，用各向异性的干法刻蚀工艺加工出深度为2-8μm的下部沟槽108；在加工出下部沟槽108的同时，去除了上部沟槽104底部下侧的第一掺杂区域105的一部分；
5）往下部沟槽108的底部半导体衬底或外延层100中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第六掺杂区域115，所述掺杂杂质为与半导体衬底或外延层100具有相反导电类型的第二类掺杂半导体，其峰值掺杂浓度为1013-1017个原子/cm2；
6）腐蚀去除第一种半导体绝缘层101，第二种半导体绝缘层102和第三种半导体绝缘层103；
7）在上部沟槽104和下部沟槽108的内侧壁生长栅电极绝缘层110，所述栅电极绝缘层110为热氧化硅，厚度为0.05～0.25μm；之后在所述栅电极绝缘层110中填充栅电极111，所述栅电极111为掺杂多晶硅，再通过刻蚀工艺去除半导体衬底或外延层100表面的栅电极111，从而形成沟槽栅10；
8）在所述第一掺杂区域105的上方进行第二类掺杂半导体杂质的掺杂和热处理，形成与半导体衬底或外延层100具有相反导电类型的第二类掺杂区域112，其峰值掺杂浓度为1016-1019个原子/cm2；在所述第二掺杂区域112的上方位于沟槽栅10的两侧进行第一类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域112内的第二类掺杂半导体浓度更高的第三掺杂区域113，其峰值掺杂浓度为1019-1021个原子/cm2；在相邻两沟槽栅10外侧的第三掺杂区域113之间进行第二类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域112内的第二类掺杂半导体浓度更高的第四掺杂区域114，其峰值掺杂浓度为1019-1021个原子/cm2。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种具有载流子存储区的沟槽栅器件，包括半导体衬底或外延层（100），所述半导体衬底或外延层（100）表面向下延伸设置有一组沟槽栅（10），其特征在于：所述沟槽栅（10）包括上部沟槽（104）和位于上部沟槽（104）下方的下部沟槽（108），所述沟槽栅（10）的内侧壁和半导体衬底或外延层（100）表面设置有栅电极绝缘层（110），所述沟槽栅（10）位于栅电极绝缘层（110）内填充有栅电极（111）；所述沟槽栅（10）的外侧还设置有第一掺杂区域（105），所述第一掺杂区域（105）从上部沟槽（104）底部的外侧向侧向和下方延伸，第一掺杂区域（105）内掺杂形成与半导体衬底或外延层（100）具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽栅侧壁往远离沟槽侧壁方向依次递减呈横向和纵向梯度分布；所述第一掺杂区域（105）的上方设置有第二掺杂区域（112），第二掺杂区域（112）内掺杂形成与半导体衬底或外延层（100）具有相反导电类型的第二类掺杂半导体；所述第二掺杂区域（112）的上方位于沟槽栅（10）的两侧设置有第三掺杂区域（113），相邻两沟槽栅（10）外侧的第三掺杂区域（113）间设置有第四掺杂区域（114），所述第三掺杂区域（113）内掺杂形成比第二掺杂区域（112）内的第二类掺杂半导体浓度高的第一类掺杂半导体，所述第四掺杂区域（114）内掺杂形成比第二掺杂区域（112）内的第二类掺杂半导体浓度高的第二类掺杂半导体。
2.如权利要求1所述的具有载流子存储区的沟槽栅器件，其特征在于：所述下部沟槽（108）的下方设置有第五掺杂区域（109），所述第五掺杂区域（109）内掺杂形成与半导体衬底或外延层（100）具有相同导电类型且具有载流子存储作用的第一类掺杂半导体，所述第一类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减呈横向和纵向梯度分布。
3.如权利要求1所述的具有载流子存储区的沟槽栅器件，其特征在于：相邻两所述沟槽栅（10）外侧的第一掺杂区域（105）相互分离或相互连接或相互重叠。
4.如权利要求2所述的具有载流子存储区的沟槽栅器件，其特征在于：所述沟槽栅（10）外侧的第一掺杂区域（105）与第五掺杂区域（109）相互分离或相互连接或相互重叠。
5.如权利要求1所述的具有载流子存储区的沟槽栅器件，其特征在于：所述下部沟槽（108）的下方设置有第六掺杂区域（115），所述第六掺杂区域（115）内掺杂形成与半导体衬底或外延层（100）具有相反导电类型的第二类掺杂半导体，所述第二类掺杂半导体的掺杂浓度从沟槽底部往远离沟槽底部方向依次递减呈横向和纵向梯度分布。
6.一种制造如权利要求1至5任意一项所述具有载流子存储区的沟槽栅器件的方法，其特征在于：包括以下步骤：
1）在半导体衬底或外延层（100）的表面，依次设置第一种半导体绝缘层（101），第二种半导体绝缘层（102）和第三种半导体绝缘层（103）；
2）用所述第一种半导体绝缘层（101），第二种半导体绝缘层（102）和第三种半导体绝缘层（103）作为掩膜，用干法刻蚀工艺在半导体衬底或外延层（100）表面向下加工出上部沟槽（104）；
3）往上部沟槽（104）的底部半导体衬底或外延层（100）中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第一掺杂区域（105），所述掺杂杂质为与半导体衬底或外延层（100）具有相同导电类型的第一类掺杂半导体；
4）在上部沟槽（104）的内侧壁上生成第一种半导体绝缘层（101），通过选择性刻蚀去除上部沟槽（104）底部的第一种半导体绝缘层（101）；用所述第一种半导体绝缘层（101），第二种半导体绝缘层（102）和第三种半导体绝缘层（103）作为掩膜，用各向异性的干法刻蚀工艺在上部沟槽（104）的下方加工出下部沟槽（108）；在加工出下部沟槽（108）时，去除了上部沟槽（104）底部下侧的第一掺杂区域（105）的一部分；
5）腐蚀去除第一种半导体绝缘层（101），第二种半导体绝缘层（102）和第三种半导体绝缘层（103）；
6）在上部沟槽（104）和下部沟槽（108）的内侧壁生长栅电极绝缘层（110），之后在所述栅电极绝缘层（110）中填充栅电极（111），再通过刻蚀工艺去除半导体衬底或外延层（100）表面的栅电极（111），从而形成沟槽栅（10）；
7）在所述第一掺杂区域（105）的上方进行第二类掺杂半导体杂质的掺杂和热处理，形成与半导体衬底或外延层（100）具有相反导电类型的第二掺杂区域（112）；在所述第二掺杂区域（112）的上方位于沟槽栅（10）的两侧进行第一类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域（112）内的第二类掺杂半导体浓度更高的第一类掺杂半导体区域（113）；在相邻两沟槽栅（10）外侧的第三掺杂区域（113）之间进行第二类掺杂半导体杂质的掺杂和热处理，形成比第二掺杂区域（112）内的第二类掺杂半导体浓度更高的第四掺杂区域（114）。
7.如权利要求6所述的制造具有载流子存储区的沟槽栅器件的方法，其特征在于：所述步骤4）之后，还往下部沟槽（108）的底部半导体衬底或外延层（100）中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第五掺杂区域（109），所述掺杂杂质为与半导体衬底或外延层（100）具有相同导电类型的第一类掺杂半导体。
8.如权利要求6所述的制造具有载流子存储区的沟槽栅器件的方法，其特征在于：所述步骤4）之后，还往下部沟槽（108）的底部半导体衬底或外延层（100）中掺杂，通过热处理将掺杂杂质向沟槽下部和外侧扩散形成第六掺杂区域（115），所述掺杂杂质为与半导体衬底或外延层（100）具有相反导电类型的第二类掺杂半导体。
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