CN108681518B

CN108681518B - 一种低速io时分复用系统

Info

Publication number: CN108681518B
Application number: CN201810488928.7A
Authority: CN
Inventors: 薛国凤; 安军社; 解彦
Original assignee: National Space Science Center of CAS
Current assignee: National Space Science Center of CAS
Priority date: 2018-05-21
Filing date: 2018-05-21
Publication date: 2020-12-11
Anticipated expiration: 2038-05-21
Also published as: CN108681518A

Abstract

本发明公开了一种低速IO时分复用系统，所述系统包括依次连接的低速IO数据模块、时分复用控制模块和外部低速IO阵列；低速IO数据模块，用于向所述时分复用控制模块发送若干种不同类型的数据；时分复用控制模块，用于将系统时钟进行分频，分为若干个时间片；按照时间片控制低速IO数据模块发送不同类型数据的时序逻辑，将接收到的数据转发给外部低速IO阵列。本发明以少量的有限的IO引脚资源，采用时分复用的方式，在不影响接口时序、保证各功能模块正常输入输出通信的情况下实现航天全部类型的低速IO的控制功能，确保所有功能共存互不影响，最终实现工程设计的标准化及微小型化。

Description

一种低速IO时分复用系统

技术领域

本发明涉及航空航天以及SOC设计领域，特别涉及一种低速IO时分复用系统。

背景技术

在航天任务中，卫星平台和各个载荷之间通过载荷管理器控制有效载荷，以实现分层化管理。载荷管理器是一台集成化的多功能电子设备，主要管理和控制各个有效载荷的工作及运行状态，为有效载荷与卫星平台提供统一的电接口。接口包括高速、中速、低速三大类。高速接口一般采用LVDS、Space wire等传输图像等大容量高速率数据；中速为1553B、RS422等传输工程参数；而低速则包含了AD、OC、DI、DO以及PWM等在内的众多零散接口，用于实现载荷的遥控以及遥测功能。由于载荷数量众多，接口多样化，因此载荷管理器的管控存在难度。同时，接口的多样化以及数量众多，对载荷控制器提出了大量的资源需求，使得设计很难实现标准化与微小型化。

在器件引脚资源有限的情况下，针对接口种类众多，目前市面上一般采用功能复用的方式实现。然而此种复用存在一定的限制，譬如，器件引脚在作为功能A的时候就不能同时作为功能B，反之亦然。即，功能复用存在功能互斥的问题，本质上依然没有完全解决包括低速IO在内的所有接口功能以及实现大量数据接口的目的。

发明内容

本发明的目的在于，解决目前技术上由于器件引脚资源有限，接口种类众多而采用功能复用而带来的功能互斥问题，以少量的有限的IO引脚资源，实现航天全部类型的低速IO的控制功能，确保所有功能共存互不影响，最终实现工程设计的标准化及微小型化。

为了实现上述目的，本发明提供了一种低速IO时分复用系统，采用时分复用的方式，在不影响接口时序、保证各功能模块正常输入输出通信的情况下，采用25根信号线实现512路模拟量采集控制、336路OC指令控制输出、128路数字量DO输出、128路数字量输入DI以及16路PWM的输出控制。且以上所有功能可同时共存。

本发明公开了一种低速IO时分复用系统，所述系统包括依次连接的低速IO数据模块、时分复用控制模块和外部低速IO阵列；

所述的低速IO数据模块，用于向所述时分复用控制模块发送若干种不同类型的数据；

所述的时分复用控制模块，用于将系统时钟进行分频，分为若干个时间片；按照时间片控制低速IO数据模块发送不同类型数据的时序逻辑，将接收到的数据转发给外部低速IO阵列。

作为上述系统的一种改进，所述低速IO数据发送模块通过APB总线通信与上位机连接。

作为上述系统的一种改进，所述低速IO数据模块包括OC指令控制单元、遥测采集控制单元、数字量输出控制单元、脉宽调制控制单元和数字量输入控制单元；

所述OC指令控制单元，用于发出组选择信号、行命令以及列命令到时分复用控制模块；

所述遥测采集控制单元，用于发送AD通道号、读转换控制信号和组选择信号到时分复用控制模块；

所述数字量输出控制单元，包含输出数据寄存器，用于缓存上位机输出到端口的数字量；

所述脉宽调制控制单元，用于选择脉冲信号输出的通道和控制输出脉宽调制信号；

所述数字量输入控制单元，包含输入数据寄存器，用于缓存数字量输入数据。

作为上述系统的一种改进，所述时分复用控制模块包括：时分复用计数器和时分复用多路选择器；

所述时分复用计数器是一个4位计数器，用于系统时钟分频，在一个时间周期内将系统时钟划分为16个时间片；

所述时分复用多路选择器，用于循环时间片，以控制低速IO数据模块的时序逻辑：

在第1和2个时间片期间，读取OC指令控制单元输出的指令，将指令输出到所述外部低速IO阵列；

在第3和4个时间片期间，读取所述遥测采集控制单元的AD通道和控制信号，输出到所述外部低速IO阵列；

在第5和6个时间片期间，读取所述脉宽调制控制单元输出的通道号和脉宽调制控制信号输出到所述外部低速IO阵列；

在第7和8个时间片期间，将数字量输入和数字量输出的组选择信号输出到所述外部低速IO阵列；

在第9和10个时间片期间，根据所述组选择信号，读取所述数字量输出控制单元的数字量输出数据，并发送到所述外部低速IO阵列。

作为上述系统的一种改进，所述的时分复用控制模块还包括：时分复用数据锁存子模块，用于接收外部低速IO阵列发送的数字量输入数据和AD采集数据进行锁存，根据时分复用多路选择器输出的控制信号，在第11和12时间片期间，将数字量输入数据发送到所述数字量输入控制单元；在第13和14时间片期间，将AD采集数据输出到所述遥测采集控制单元。

作为上述系统的一种改进，所述外部低速IO阵列包括512路模拟量输入、336路OC指令、128路数字量DO输出、128路数字量DI输入以及16路PWM的输出。

作为上述系统的一种改进，所述时分复用控制模块的数据更新周期在0.5us内。

作为上述系统的一种改进，所述时分复用控制模块和外部低速IO阵列通过时分复用总线连接，所述时分复用总线有25根数据线，进行双向传送数据。

本发明的优点在于

1、本发明以极少量资源——25根信号线，实现512路模拟量采集控制、336路OC指令控制输出、128路数字量DO输出、128路数字量输入DI以及16路PWM的输出控制；

2、本发明的低速IO时分复用FPGA可移植到FPGA、ASIC或者SOC中，并且接口参数可配置，设计灵活方便；

3、本发明的外部低速IO接口阵列硬件板卡设计易于扩展，可满足不同应用的需求；

4、基于本发明的低速IO各个接口功能信号互不影响，无功能复用，可同时实现所有接口功能，并实现将零散的IO接口信号集中控制，集成度高，具有标准化与微小型化设计的优点。

附图说明

图1是本发明的低速IO时分复用系统的结构示意图；

图2是本发明的输出OC接口时序图；

图3是本发明的输出AD接口时序图；

图4是本发明的输出DI/DO接口时序图；

图5是本发明的输出PWM时序图；

图6是本发明的F03遥测采集控制单元内部组织结构图；

图7是本发明的EIF01低速IO阵列硬件控制接口的OC接口设计应用框图；

图8是本发明的EIF01低速IO阵列硬件控制接口的AD应用框图；

图9是本发明的EIF01低速IO阵列硬件控制接口的DO应用框图；

图10是本发明的EIF01低速IO阵列硬件控制接口的DI应用框图；

图11是本发明的EIF01低速IO阵列硬件控制接口的PWM应用框图。

具体实施方式

下面结合附图和具体实施例对本发明进行详细的说明。

如图1所示，本发明的低速IO时分复用系统包括依次连接的低速IO数据模块、F01时分复用控制模块和外部低速IO阵列；

所述的F01时分复用控制模块，用于将系统时钟进行分频，分为若干个时间片；按照时间片控制低速IO数据模块发送不同类型数据的时序逻辑，将接收到的数据转发给外部低速IO阵列。

本发明的低速IO数据模块包括F02OC指令控制单元(twoD_7X6X8)、F03遥测采集控制单元(AD976A_64Wx8)、F04数字量输出控制单元(DO_16x8)、F05脉宽调制控制单元(PWM_16)、F06数字量输入控制单元(DI_16x8)共计五个单元；

所述的F01时分复用控制模块(Time_Div_Mux)分别连接到F02OC指令控制单元(twoD_7X6X8)、F03遥测采集控制单元(AD976A_64Wx8)、F04数字量输出控制单元(DO_16x8)、F05脉宽调制控制单元(PWM_16)、F06数字量输入控制单元(DI_16x8)；

所述的F02，F03，F04，F05以及F06单元具有APB总线接口，与上位机通过APB总线通信；

所述的外部低速IO阵列是硬件接口设计，与低速IO时分复用FPGA通过时分复用总线(TDM BUS)连接。

下面对本发明中的各个功能模块做进一步的说明。

所述F01时分复用控制模块(Time_Div_Mux)包括时分复用计数器、时分复用多路选择器、时分复用数据输入锁存子模块。

时分复用计数器是一个4位计数器，用于系统时钟分频以及16个时间片的划分。该计数器每一个系统时钟(32MHz)加1，循环执行。

时分复用多路选择器是时分复用模块的核心，按照时间片控制OC、AD、DI、PWM、DO接口数据的时序逻辑。

时分复用数据锁存子模块，根据时分复用多路选择器输出的控制信号AD_RDn和DI_RDn对来自TDM BUS总线的AD采集数据和数字量输入DI数据进行锁存，并分别输出到F03和F06单元。

时分复用总线(TDM BUS)信号如表1所示。其中DATA_TDM[15:0]为时分复用总线的数据线，双向传送。不同时间片代表不同的数据内容。具体功能分别由其他独立信号确定。

表1低速IO时分复用总线信号列表

所述F01时分复用控制模块(Time_Div_Mux)利用系统时钟PCLK(32MHz)进行16分频，每0.5us为一个周期，而0.5us内的16个时间片，分别控制实现OC、AD、DI、PWM、DO数据输入输出功能，复用的DATA_TDM双向信号在不同时间片内代表不同的数据内容，由此实现IO复用功能。

在以0.5us为单位的一个周期内，所有的OC、AD、DI、PWM、DO的输入输出数据均被更新一遍，从而保证OC、AD、DI、PWM、DO数据扫描的操作时间延迟控制在0.5us内。时间片分配如表2所示。

表2时分复用模块时间片分配表

如表2所示，F01时分复用控制模块的时间片分配原理及过程包括：

1)第1和2个时间片，用于输出OC_CMD到时分复用总线DATA_TD，此时控制信号OC_CTR_LD有效，后端EIF01低速IO根据OC_CTR_LD锁存DATA_TDM数据。其中bit 15-13：为组选择信号，表示范围从0-7组；bit 12-6：为行命令；bit5-0：为列命令；

如图2所示，本发明的低速IO时分复用系统中的F01时分复用控制模块(Time_Div_Mux)输出的OC接口时序图。

2)第3和4个时间片，用于输出AD通道和控制信号到分时复用总线DATA_TDM，此时AD_CTR_LD有效，后端EIF01低速IO根据AD_CTR_LD锁存DATA_TDM数据。其中Bit5-0：为AD通道号，范围从0-64个通道；Bit8：为读转换控制信号AD_R_Cn；bit9-11：为组选择信号，表示范围从0-7组；

如图3所示，本发明的低速IO时分复用系统中F01时分复用控制模块(Time_Div_Mux)输出AD接口时序图。

3)第5和6个时间片，用于输出PWM数据到时分复用总线DATA_TDM，此时PWM_LD信号有效，后端EIF01低速IO根据PWM_LD锁存DATA_TDM数据；

如图4所示，是本发明的低速IO时分复用系统中F01时分复用控制模块(Time_Div_Mux)输出PWM时序的。

4)第7和8个时间片，用于输出DIO_CTL到DATA_TDM，此时DIO_CTR_LD信号有效，后端EIF01低速IO根据DIO_CTR_LD锁存DATA_TDM数据，其中bit 2-0：DO的组选择信号，范围从0-7；bit 6-4：DI的组选择信号，范围从0-7。

5)第9和10个时间片，用于输出DO数据到DATA_TDM，DO为第7和8时间片中组选择所对应的八组DO中的一组数据此时DO_LD信号有效，后端EIF01低速IO根据DO_LD锁存DATA_TDM数据。

6)第11和12个时间片，用于为数字量输入的锁存，时分复用模块锁存时分复用总线DATA_TDM，并连接到F06数字量输入控制单元(DI_16x8)，并更新第7，8时间片中组选择所对应的八组DI中的一组数据。此时DI_RDn有效，后端EIF01低速IO根据DI_RDn输出相应的DI数据到DATA_TDM总线；

如图5所示，是本发明的低速IO时分复用系统中F01时分复用控制模块(Time_Div_Mux)输出DI/DO接口时序图。

7)第13和14个时间片，用于为将第3和第4时间片输出的控制信号所对应的模拟通道采集转换后的数字量输入锁存，此时AD_RDn信号有效，时分复用模块锁存DATA_TDM，并送到F03遥测采集控制单元(AD976A_64Wx8)。

8)第15和16个时间片保留。

另外，F01时分复用控制模块(Time_Div_Mux)具有如下特征：

A)每16个时间片内只输出或输入1组DI/DO/AD/OC，故若为8组数据则分八次输出或输入；

B)DI/DO的组选择信号DIO_GR_SEL由F01时分复用模块控制，每个时钟周期增1，即，所有8组DI/DO可以在8个16时间片内更新完毕，累计用时4us；

C)AD的组选择信号由上位机(CPU)控制，当上位机(CPU)写AD单元输出AD控制信号的时候，相应的AD_GR_SEL也被更新；F01时分复用控制模块根据AD_GR_SEL更新AD到外部端口。这样做的好处是，若系统只接入一组AD(64通道)或者只更新一组，那么F01时分复用控制模块只需要更新这一组，系统可以更快地响应上位机(CPU)更改AD的需求；

D)OC单元的组选择信号控制方式同AD单元，由上位机(CPU)控制。

所述F02OC指令控制单元(twoD_7X6X8)，是一种二维OC指令控制单元，包括脉宽设置单元、指令码阵列单元、指令译码单元、指令脉冲计数器、指令输出状态机五个部分组成，另外，还包括指令宽度配置寄存器、指令配置寄存器、指令状态寄存器、指令发送寄存器，共同完成336路扩展指令的输出控制。

F02OC指令控制单元(twoD_7X6X8)与F01时分复用控制模块(Time_Div_Mux)相连，输出OC指令单元的组选择信号、行命令以及列命令到F01时分复用控制模块(Time_Div_Mux)，时分复用模块在第1，2时间片将组选择信号、行命令以及列命令输出，每隔0.5us后更新一次数据。因此OC指令输出误差为0.5us，可满足一般OC指令±1ms的精度要求。

所述F03遥测采集控制单元(AD976A_64Wx8)，完成包括AD697A在内的16位AD转换芯片的时序控制，以及可实现最大512路模拟量的采集控制。

所述F03遥测采集控制单元(AD976A_64Wx8)包括AD配置及采集启动控制单元、AD采集控制状态机，以及中断清除寄存器、复位寄存器、最大采集通道寄存器、多路选择器、稳定时间配置寄存器、AD转换时间配置寄存器、启动采集寄存器、中断状态寄存器以及采集数据缓存FIFO。通过配置最大采集通道寄存器、多路选择器、稳定时间配置寄存器、AD转换时间配置寄存器四个寄存器完成适应外部接口电路的配置，写入指令码到启动采集寄存器，并从FIFO中读取转换后的数据。

所述F03遥测采集控制单元，用于输出AD通道号、读转换控制信号和组选择信号到所述F01时分复用控制模块，所述F01时分复用控制模块在第三和第四时间片期间通过所述分时复用总线将，所述输出AD通道号、读转换控制信号和组选择信号发送到所述外部低速IO阵列，所述外部低速IO阵列采集所述AD通道的模拟数据，进行模数转换后所存在寄存器中等待，所述F01时分复用控制模块在第十三和十四时间片期间通过所述分时复用总线，从所述外部低速IO阵列，寄存器中读取数据发送到所述所述F03遥测采集控制单元，依据译码规则输出到所述APB总线接口。

所述F03遥测采集控制单元(AD976A_64Wx8)控制AD转换器AD976A(或其他AD接口芯片)完成模数转换，并对转换后的数据进行存储，依据译码输出到APB接口。最大可实现512路模拟量的顺序采集。CPU可控制采集8组中的任意一组,每组64路。

如图6所示，F03遥测采集控制单元(AD976A_64Wx8)内部结构包括：

Memory64x16单元用作存储器16bit位宽，深度64，存储转换后的数字量；地址值与多路选择器通道号相对应。每启动采集一次可采集64路模拟量，写入0x00F8启动采集0～63通道，0x01F8启动采集64～127通道，由此完成128路模拟量采集；

FSM_AD976A单元用于产生AD976A的控制信号，以及多路选择器地址输入；

Config子单元用于设置单元运行所需的基本参数以及清除中断，复位等功能；

Config_mux delay单元用于配置多路选择器稳定等待时间；

Start_up单元用于设置状态机启动标识；

ClearInt_reset单元用于清除中断，以及复位等。

所述F04数字量输出控制单元(DO_16x8)包含八个16bit数据寄存器，用于缓存上位机输出到端口的数字量。

所述F05脉宽调制控制单元(PWM_16)，可控制输出16路脉宽调制信号，16路信号可独立配置，具有PWM通道选择寄存器、PWM周期寄存器、PWM脉冲宽度寄存器、PWM前沿寄存器、PWM预分频计数器、PWM配置寄存器5个寄存器，设置寄存器前需要先设置pwm_ch_cfg寄存器以选择配置通道号。

所述F06数字量输入控制单元(DI_16x8)包含八个16bit输入数据寄存器，用于缓存从外部接口阵列读取的数字量输入数据，供上位机读取。

低速IO时分复用FPGA采用时分复用的方式，将实现512路模拟量采集控制、336路OC指令控制输出、128路数字量DO输出、128路数字量输入DI以及16路PWM的输出控制集中控制，且各个功能可同时实现，因此与其相配合的外部IO需要根据时分复用FPGA的特性进行设计。

所述的EIF01低速IO阵列硬件控制接口，具有锁存、译码单元，实现各个功能接口扩展简单方便。其中，

如图7所示，是本发明的低速IO时分复用系统中的EIF01低速IO阵列硬件控制接口的OC接口设计典型应用框图；

如图8所示，是本发明的低速IO时分复用系统中EIF01低速IO阵列硬件控制接口的AD典型应用框图；

如图9所示，是本发明的低速IO时分复用系统中EIF01低速IO阵列硬件控制接口的DO典型应用框图；

如图10所示，是本发明的低速IO时分复用系统中EIF01低速IO阵列硬件控制接口的DI典型应用框图；

如图11所示，是本发明的低速IO时分复用系统中EIF01低速IO阵列硬件控制接口的PWM典型应用框图。

各个寄存器的偏移地址以及功能使用详见表3。

表3寄存器功能表

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims

1.一种低速IO时分复用系统，其特征在于，所述系统包括依次连接的低速IO数据模块、时分复用控制模块和外部低速IO阵列；

所述的时分复用控制模块，用于将系统时钟进行分频，分为若干个时间片；按照时间片控制低速IO数据模块发送不同类型数据的时序逻辑，将接收到的数据转发给外部低速IO阵列；

所述低速IO数据发送模块通过APB总线通信与上位机连接；

所述低速IO数据模块包括OC指令控制单元、遥测采集控制单元、数字量输出控制单元、脉宽调制控制单元和数字量输入控制单元；

所述数字量输入控制单元，包含输入数据寄存器，用于缓存数字量输入数据；

所述时分复用控制模块包括：时分复用计数器和时分复用多路选择器；

所述时分复用多路选择器，用于循环时间片以控制低速IO数据接口的时序逻辑：

在第7和8个时间片期间，将数字量输入和数字量输出的组选择信号到所述外部低速IO阵列；

在第9和10个时间片期间，根据所述组选择信号，读取所述数字量输出控制单元的数字量输出数据，并发送到所述外部低速IO阵列；

所述的时分复用控制模块还包括：时分复用数据锁存子模块，用于接收外部低速IO阵列发送的数字量输入数据和AD采集数据进行锁存，根据时分复用多路选择器输出的控制信号，在第11和12时间片期间，将数字量输入数据发送到所述数字量输入控制单元；在第13和14时间片期间，将AD采集数据输出到所述遥测采集控制单元。

2.根据权利要求1所述的低速IO时分复用系统，其特征在于，所述外部低速IO阵列包括512路模拟量输入、336路OC指令、128路数字量DO输出、128路数字量DI输入以及16路PWM的输出。

3.根据权利要求1所述的低速IO时分复用系统，其特征在于，所述时分复用控制模块的数据更新周期在0.5us内。

4.根据权利要求1所述的低速IO时分复用系统，其特征在于，所述时分复用控制模块和外部低速IO阵列通过时分复用总线连接，所述时分复用总线有25根数据线，进行双向传送数据。