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CN108604599A - 半导体装置 - Google Patents

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CN108604599A
CN108604599A CN201680080595.3A CN201680080595A CN108604599A CN 108604599 A CN108604599 A CN 108604599A CN 201680080595 A CN201680080595 A CN 201680080595A CN 108604599 A CN108604599 A CN 108604599A
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

在使用宽禁带半导体的半导体装置中，将栅极绝缘膜(7)用对于n型本体层(3)的少数载流子具有势垒、对于p型漂移层(2)的少数载流子没有势垒的材料构成。由此，在使用宽禁带半导体的半导体装置中，能够实现断路耐受量的提高及栅极绝缘膜的可靠性的确保，并且能够实现导通损失的减少。

Description

半导体装置
关联申请的相互参照
本申请基于2016年2月5日提出的日本专利申请第2016－20942号，在此引用其全部内容。
技术领域
本公开涉及例如使用金刚石等的宽禁带半导体的半导体装置。
背景技术
以往以来，作为具备使用宽禁带半导体的MISFET的半导体装置，已知有具备例如反转型的沟槽栅极构造的纵型MISFET的半导体装置(例如，参照非专利文献1)。
纵型MISFET例如为图6所示的结构。具体而言，在n+型基板J1上依次形成有n型漂移层J2和p型本体层J3，在p型本体层J3的下方，以夹着沟槽栅极构造的方式形成有p型深层J5。在p型本体层J3的表层部形成有n+型源极区域J6，以将n+型源极区域J6和p型本体层J3贯通的方式形成有沟槽J7。通过在该沟槽J7的表面上经由栅极绝缘膜J8具备栅极电极J9，构成沟槽栅极构造。并且，在n+型基板J1等的表面侧，具备电连接在n+型源极区域J6等上的源极电极J10，在n+型基板J1的背面侧，具备电连接在n+型基板J1上的漏极电极J11。通过这样的构造，构成了沟槽栅极构造的纵型MISFET。
这样构成的纵型MISFET的导通电阻的合计电阻值RTOTAL，为将作为纵型MISFET的电流路径的各部的电阻成分的电阻值合计的值，用下式表示。另外，RSC是源极电极J10与n+型源极区域J6的接触电阻。RS是n+型源极区域J6的内部电阻。RCH是在p型本体层J3上形成的沟道区域中的沟道电阻。RJFET是沟槽在p型深层J5之间构成的JFET部处的JFET电阻。RDRIFT是n型漂移层J2的内部电阻、即漂移电阻。RSUB是n+型基板J1的内部电阻。RDC是n+型基板J1与漏极电极J11的接触电阻。
(数式1)
RTOTAL＝RSC+RS+RCH+RJFET+RDRIFT+RSUB+RDC
现有技术文献
非专利文献
非专利文献1：第60次应用物理学会春季学术演讲会演讲预稿集(2013春神奈川工科大学)、27p－G22－4，低导通电阻SiC沟槽功率MOSFET的开发，Development ofSiCTrench MOSFET with Ultra Low ON Resistance，ローム株式会社，中村孝，中野佑纪，花田俊雄著
发明内容
在上述的由宽禁带半导体构成的纵型MISFET中，为了确保栅极绝缘膜的可靠性并提高短路耐受量及断路耐受量，在沟槽栅极的两侧形成了较深的p型深层J5。
具体而言，如果将p型深层J5形成得比沟槽栅极构造深，由于在阻止状态下使电场被分担在p型深层J5与n型漂移层J2的PN接合处，所以相应地能够减弱栅极绝缘膜J8的电场强度。即，能够由p型深层J5抑制高电场向沟槽栅极构造的底部进入。由此，抑制了在栅极绝缘膜J8上作用高电场，能够确保栅极绝缘膜J8的可靠性。
此外，在栅极绝缘膜J8的附近的电场变强而发生雪崩击穿的情况下，产生的空穴在流到n+型源极区域J6的下方的p型本体层J3中之后向源极电极J10进入。因此，基于由p型本体层J3的内部电阻带来的电压下降，在由p型本体层J3与n型漂移层J2带来的内置二极管的PN接合上作用正偏压，寄生PNP晶体管导通。晶体管一旦导通，则作用正反馈，电流集中在导通的部位，所以导致破坏。此外，如果电场较强的位置成为内置二极管的PN接合部，则雪崩发生部位转移到PN接合处。由此，空穴不经过n+型源极区域J6的下方而直接进入源极电极J10，所以寄生PNP晶体管不导通。由此，能够使纵型MISFET的断路耐受量及L负荷耐受量提高。进而，在内置二极管的恢复时，也由于积蓄在n型漂移层J2中的空穴不经过n+型源极区域J6的下方而直接进入源极电极J10，所以纵型MISFET不误导通。由此，能够使纵型MISFET的恢复耐受量也提高。
但是，由于需要形成原本较深的p型深层J5的宽度，所以与没有p型深层J5的情况相比，不能使单位单元格尺寸变小。由此，不能增加沟道宽度WCH，不能降低沟道电阻RCH。进而，寄生地形成由p型深层J5及n型漂移层J2的PN接合带来的JFET。由此，如果使p型深层J5的间隔变窄，则JFET电阻RJFET变大。因而，由于p型深层J5的间隔不能变窄，所以单元格尺寸不变小，不能降低沟道电阻RCH。即，在决定导通损失的合计电阻值RTOTAL的下限值方面有极限。
本公开的第1目的是在使用宽禁带半导体的半导体装置中，不仅能够实现断路耐受量的提高而且能够实现导通损失的降低。进而，第2目的是实现MISFET的栅极绝缘膜的可靠性的提高。
本公开的一技术方案的半导体装置具备纵型MISFET，所述纵型MISFET具有：半导体基板，具有被装备在背面侧的由高杂质浓度的宽禁带半导体构成的第1导电型的背面层、和被装备在正面侧并且由比背面层低杂质浓度的宽禁带半导体构成的第1导电型的漂移层；第2导电型的本体层，形成在漂移层之上，由宽禁带半导体构成；第1导电型的源极区域，形成在本体层的上层部，由比漂移层高杂质浓度的宽禁带半导体构成；沟槽栅极构造，形成在从源极区域的表面到比本体层深处所形成的沟槽内，构成为具有形成在该沟槽的内壁面的栅极绝缘膜和形成在栅极绝缘膜之上的栅极电极；源极电极，被电连接在源极区域；以及漏极电极，与半导体基板的背面侧的背面层电连接；栅极绝缘膜由对于本体层的少数载流子具有势垒、并且对于漂移层的少数载流子没有势垒的材料构成。
这样，将栅极绝缘膜用对于本体层的少数载流子具有势垒、对于漂移层的少数载流子没有势垒的材料构成。由此，在使用宽禁带半导体的半导体装置中，不仅能够实现提高断路耐受量，并且能够实现减少导通损失。
此外，在本公开的上述技术方案的半导体装置中，栅极绝缘膜可以用与宽禁带半导体相比介电常数大的材料构成。
如果做成这样的结构，则在断开中栅极绝缘膜中的电场强度变小。因此，能够实现栅极绝缘膜的可靠性的提高。
附图说明
图1是由有关第1实施方式的宽禁带半导体构成的半导体装置的剖视图。
图2是表示图1中的II－II线上的能带构造的图。
图3是表示图1中的III－III线上的能带构造的图。
图4是表示包括有关第2实施方式的半导体装置的电路的结构的图。
图5是表示包括有关第3实施方式的半导体装置的电路的结构的图。
图6是由作为参考例表示的宽禁带半导体构成的半导体装置的剖视图。
图7是表示图6中的VII－VII线上的能带构造的图。
图8是表示图6中的VIII－VIII线上的能带构造的图。
具体实施方式
以下，基于附图对本公开的实施方式进行说明。另外，在以下的各实施方式彼此中，对于相互相同或等同的部分赋予相同的标号而进行说明。
(第1实施方式)
对第1实施方式进行说明。在本实施方式中，作为具有使用宽禁带半导体的沟槽栅极构造的MISFET的半导体装置，举例出具有反转型的纵型MISFET的半导体装置进行说明。
图1所示的半导体装置是使用金刚石作为宽禁带半导体而形成的半导体装置，为在半导体芯片中的单元格区域中形成有沟槽栅极构造的纵型MISFET100的构造。
半导体装置使用如下所述的半导体基板而形成，所述半导体基板为，在由高杂质浓度的p型金刚石构成的p+型基板1的表面侧形成有由与p+型基板1相比低杂质浓度的p型金刚石构成的p型漂移层2。
在p型漂移层2的上层部形成有n型本体层3。在本实施方式的情况下，n型本体层3由与p型漂移层2相比高杂质浓度的n型金刚石构成。n型本体层3被成膜在作为平坦面的p型漂移层2之上，或者通过对p型漂移层2的表层部进行离子注入n型杂质而形成。
进而，在n型本体层3的上层部分上形成有p+型源极区域4。p+型源极区域4也通过被成膜在作为平坦面的n型本体层3之上、或者对n型本体层3的表层部离子注入p型杂质而形成。
p+型源极区域4在图1的截面中被配置在后述的沟槽栅极构造的两侧。同样，n型本体层3也在图1的截面中被配置在沟槽栅极构造的两侧。另外，在本实施方式中，将n型本体层3也作为与后述的源极电极9进行电气连接的接触区域来使用，但也可以是在n型本体层3之中的与源极电极9接触的部分另外地具备部分地成为高浓度的接触区域。
此外，以将n型本体层3及p+型源极区域4贯通而达到p型漂移层2的方式，形成有以纸面垂直方向为长边方向的沟槽6。以与该沟槽6的侧面接触的方式配置有上述的n型本体层3及p+型源极区域4。
进而，以n型本体层3之中的位于p+型源极区域4与p型漂移层2之间的部分的表面部、即p型本体层3之中的与沟槽6接触的部分为沟道区域，在包括该沟道区域的沟槽6的内壁面上形成有栅极绝缘膜7。并且，在栅极绝缘膜7的表面上形成有由掺杂的Poly－Si构成的栅极电极8，由这些栅极绝缘膜7及栅极电极8将沟槽6内完全填埋。
这样，构成了在沟槽6内配置有栅极绝缘膜7及栅极电极8的沟槽栅极构造。该沟槽栅极构造以图1的纸面垂直方向为长边方向而延伸设置，通过将多个沟槽栅极构造在图1中的左右方向上排列而做成条纹状。此外，将上述的p+型源极区域4及n型本体层3也做成了沿着沟槽栅极构造的长边方向延伸设置的布局构造。
此外，在p+型源极区域4及n型本体层3的表面及栅极电极8的表面上，形成有源极电极9及未图示的栅极布线。源极电极9及栅极布线由多个金属、例如Ni/Al等构成。并且，多个金属中的至少与p型金刚石、具体而言与p+型源极区域4接触的部分，由能够与p型金刚石欧姆接触的金属构成。此外，多个金属之中的至少与n型金刚石、具体而言与n型本体层3接触的部分，由能够与n型金刚石欧姆接触的金属构成。另外，这些源极电极9及栅极布线通过被形成在层间绝缘膜10上而被电气地绝缘。并且，经由形成在层间绝缘膜10上的接触孔，源极电极9与p+型源极区域4及n型本体层3电气地接触，栅极布线与栅极电极8电气地接触。
进而，在p+型基板1的背面侧形成有与p+型基板1电连接的漏极电极11。通过这样的构造，构成了具备p沟道型的反转型的沟槽栅极构造的纵型MISFET100的半导体装置。
在这样的构造中，在本实施方式中，将栅极绝缘膜7使用与被作为宽禁带半导体使用的n型金刚石及p型金刚石相比具有大的介电常数的材料来构成。例如，作为栅极绝缘膜7，可以使用Al2O3、HfSiO、HfO、HfO2、HfAlON及Y2O3之中的任一种或多层的层叠体、或者使这些绝缘膜的元素的组成比变化后的材料的一个或多层的层叠体。通过做成这样的栅极绝缘膜7，栅极绝缘膜7对于n型本体层3的少数载流子具有势垒，对于p型漂移层2的少数载流子没有势垒。例如，在图1中的II－II线上、即从栅极电极8经过栅极绝缘膜7达到n型本体层3的部分中的MIS栅极的能带构造为图2所示的状态。即，栅极绝缘膜7，对于n型本体层3的少数载流子、这里对于空穴，具有从栅极电极8侧向n型本体层3的移动的势垒。此外，在图中III－III线上、即从栅极电极8经由栅极绝缘膜7达到p型漂移层2的部分处的MIS栅极的能带构造为图3所示的状态。即，栅极绝缘膜7，对于p型漂移层2的少数载流子、这里对于电子，不具有从栅极电极8侧向n型本体层3的移动的势垒。
另外，作为参考，在图6所示的由以往的SiC构成的纵型MISFET中，在图6中的VII－VII线上、即从栅极电极J9经由栅极绝缘膜J8达到p型本体层J3的部分处的MIS栅极的能带构造为图7所示的状态。即，栅极绝缘膜J8，对于p型本体层J3的少数载流子、这里是对于电子，具有从栅极电极J9侧向p型本体层J3的移动的势垒。此外，在图中VIII－VIII线上、即从栅极电极J9经由栅极绝缘膜J8达到n型漂移层J2的部分处的MIS栅极的能带构造为图8所示的状态。即，通过栅极绝缘膜J8，对于n型漂移层J2的少数载流子、这里对于空穴，具有从栅极电极J9侧向p型本体层J3的移动的势垒。
接着，对于如上述那样构成的半导体装置中的反转型的沟槽栅极构造的纵型MISFET100的动作进行说明。
对于纵型MISFET100而言，当向栅极电极8施加栅极电压时，在n型本体层3之中的与沟槽6接触的的表面上形成沟道。由此，被从漏极电极11注入的空穴在从p+型基板1及p型漂移层2经过形成在n型本体层3上的沟道后，到达p型漂移层2，进行使源极电极9与漏极电极11之间流过电流的动作。
另一方面，在关断中，由于栅极绝缘膜7的介电常数比构成各部的半导体层的金刚石高，所以栅极绝缘膜7中的电场强度变小。因此，能够提高栅极绝缘膜7的可靠性。
此外，在关断中，在漏极电压上升而发生雪崩击穿的情况下，在p型漂移层2之中的栅极电极8的前端部的位置发生雪崩。此时，由于在栅极绝缘膜7中没有势垒，所以在雪崩中产生的电子电流不流入到由p+型源极区域4和n型本体层3及p型漂移层2构成的寄生pnp晶体管的基极中，而流到栅极电极8中。因此，能够使得寄生pnp晶体管不导通，能够实现纵型MISFET100的断路耐受量的提高。
进而，当电子电流流过栅极电极8时，由于栅极电极8自身有电阻，所以通过电子电流而栅极电位上升，在沟槽栅极构造的侧面的n型本体层3中形成沟道，纵型MISFET100的栅极导通。并且，如果栅极导通，则漏极电压减小，所以雪崩被抑制。即，如果发生雪崩，则通过纵型MISFET100转移到导通状态，能够防止产生破坏。
这样，选择了对于n型本体层3的少数载流子拥有势垒、对于p型漂移层2的少数载流子没有势垒的材料作为栅极绝缘膜7的材料。由此，如上述那样，能够确保栅极绝缘膜7的可靠性并且能够实现断路耐受量的提高。并且，由于即使不像图6所示的以往的构造那样具备p型深层J5，也能够得到这些效果，所以使通过具备p型深层J5而寄生地形成的JFET去除。因而，能够去除JFET电阻RJFET，能够使合计电阻值RTOTAL的下限值进一步降低。
由此，在使用宽禁带半导体的半导体装置中，不仅能够实现断路耐受量的提高及栅极绝缘膜的可靠性的确保，并且能够实现导通损失的降低。
作为参考，在图6所示的以往构造的纵型MISFET的情况下，通过栅极绝缘膜J8，对于n型漂移层J2的少数载流子，具有从栅极电极J9侧向p型本体层J3的移动的势垒。因此，假如没有形成p型深层J5，则当发生了雪崩时，以在图6中用箭头表示的路径流过空穴，寄生NPN晶体管导通，所以电流集中在导通的部位而导致破坏。
另外，在将如上述那样构成的纵型MISFET100作为在逆变器等的上下臂中装备的开关元件使用的情况下，优选的是不进行二极管模式下的使用而使得二极管不导通。即，如果在反向恢复模式下电子从栅极电极8脱离，则纵型MISFET100导通，发生上下臂短路。为了防止该情况，不使用由p型漂移层2与n型本体层3的PN接合形成的体二极管作为二极管模式，而需要另外并用回流二极管(以下称作FWD)。在此情况下，FWD的导通时的顺方向电压Vf需要设为比体二极管的固有电压小，由此能够使FWD比体二极管优先地导通。
如以上说明，在本实施方式中，将栅极绝缘膜7用对于n型本体层3的少数载流子具有势垒、对于p型漂移层2的少数载流子没有势垒的材料构成。由此，在使用宽禁带半导体的半导体装置中，不仅能够实现断路耐受量的提高及栅极绝缘膜的可靠性的确保，而且能够实现导通损失的降低。
(第2实施方式)
对第2实施方式进行说明。本实施方式对包括第1实施方式中所表示的半导体装置在内的电路进行说明。另外，关于半导体装置的基本的结构与第1实施方式是同样的，所以仅对与第1实施方式不同的电路部分进行说明。
如图4所示，包括有关本实施方式的半导体装置在内的电路为相对于纵型MISFET100的栅极连接栅极电阻20的结构。这样，通过将栅极电阻20相对于纵型MISFET100的栅极连接，能够抑制对于栅极电极8流过过大的电流。因而，通过少量的栅极电流而纵型MISFET100接通，能够实现栅极电极8的保护。
另外，关于这里所述的栅极电阻20，可以做成外装的电阻，但也可以是半导体装置的内置电阻。在将栅极电阻20做成内置电阻的情况下，可以在半导体装置内构成包括在本实施方式中说明的半导体装置的电路。
(第3实施方式)
对第3实施方式进行说明。本实施方式对包括在第1实施方式中表示的半导体装置的电路进行说明。另外，关于半导体装置的基本的结构与第一实施方式相同。此外，这里也为具备关于在第2实施方式中说明的栅极电阻20的电路。因而，仅对本实施方式中的与第1、第2实施方式不同的部分进行说明。
如图5所示，包括有关本实施方式的半导体装置的电路将FWD30连接在纵型MISFET100的源极－漏极间。该电路例如在将纵型MISFET100作为装备在逆变器等的上下臂中的开关元件应用的情况下被使用。
FWD30是外装的二极管零件，顺方向电压Vf比纵型MISFET100中的由p型漂移层2与n型本体层3的PN接合带来的体二极管的固有电压小。
如果具备这样的结构的FWD30，则在断开时能够使FWD30比体二极管优先地导通。因而，能够使得体二极管不导通。因此，在反向恢复模式下能够使得电子不从栅极电极8脱离，能够防止纵型MISFET100导通而发生上下臂短路。
(其他实施方式)
将本公开依据上述实施方式进行了记述，但并不限定于该实施方式，也包含各种变形例及等价范围内的变形。除此以外，各种组合或形态、进而在它们中仅包含一要素、其以上或其以下的其他的组合或形态也包含在本公开的范畴或思想范围中。
例如，在上述各实施方式中，作为宽禁带半导体而举金刚石为例进行了说明，但也可以为使用其他的宽禁带半导体、例如SiC等的半导体装置。
进而，在上述各实施方式中，举出在p+型基板1的表面上形成有p型漂移层2的构造作为背面侧为高杂质浓度的背面层、表面侧为与其相比为低杂质浓度的漂移层的半导体基板来进行了说明。但是，这不过是表示了半导体基板的一例，例如也可以是通过向由p型漂移层2构成的基板的背面侧离子注入p型掺杂剂或通过外延生长而构成了背面层的半导体基板。
此外，在上述各实施方式中，举设第1导电型为p型、设第2导电型为n型的p沟道型的MISFET为例进行了说明，但对于使各构成要素的导电型反转的n沟道型的MISFET也能够应用本公开。

Claims (6)

1.一种半导体装置，使用宽禁带半导体，其特征在于，
具备纵型MISFET(100)，该纵型MISFET(100)具有：
半导体基板(1、2)，具有被装备在背面侧的由高杂质浓度的上述宽禁带半导体构成的第1导电型的背面层(1)、和被装备在正面侧并且由与上述背面层相比为低杂质浓度的上述宽禁带半导体构成的第1导电型的漂移层(2)；
第2导电型的本体层(3)，形成在上述漂移层之上，由上述宽禁带半导体构成；
第1导电型的源极区域(4)，形成在上述本体层的上层部，由与上述漂移层相比为高杂质浓度的上述宽禁带半导体构成；
沟槽栅极构造，形成在沟槽(6)内，该沟槽(6)形成在从上述源极区域的表面到比上述本体层更深处，上述沟槽栅极构造构成为具有形成在该沟槽的内壁面上的栅极绝缘膜(7)和形成在上述栅极绝缘膜之上的栅极电极(8)；
源极电极(9)，被电连接在上述源极区域；以及
漏极电极(11)，被与上述半导体基板的背面侧的上述背面层电连接；
上述栅极绝缘膜由对于上述本体层的少数载流子具有势垒、并且对于上述漂移层的少数载流子没有势垒的材料构成。
2.如权利要求1所述的半导体装置，其特征在于，
上述栅极绝缘膜由与上述宽禁带半导体相比介电常数大的材料构成。
3.如权利要求1或2所述的半导体装置，其特征在于，
上述第1导电型是p型，上述第2导电型是n型，上述宽禁带半导体是金刚石。
4.一种包括半导体装置的电路，该半导体装置是如权利要求1～3中任一项所述的半导体装置，上述电路的特征在于，
在上述栅极电极上连接着栅极电阻(20)。
5.如权利要求4所述的包括半导体装置的电路，其特征在于，
在上述源极电极与上述漏极电极之间具备回流二极管(30)。
6.一种包括半导体装置的电路，该半导体装置是如权利要求1～3中任一项所述的半导体装置，上述电路的特征在于，
在上述源极电极与上述漏极电极之间具备回流二极管(30)。
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