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CN108597441A - 像素驱动电路及具有像素驱动电路的显示装置 - Google Patents

像素驱动电路及具有像素驱动电路的显示装置 Download PDF

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CN108597441A CN201810195447.7A CN201810195447A CN108597441A CN 108597441 A CN108597441 A CN 108597441A CN 201810195447 A CN201810195447 A CN 201810195447A CN 108597441 A CN108597441 A CN 108597441A
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Hon Hai Precision Industry Co Ltd
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Abstract

一种电流型像素驱动电路包括第一初始晶体管、驱动晶体管、控制晶体管、重置晶体管、第二初始晶体管、第一存储电容、第二存储电容及发光组件。第一初始晶体管在接收扫描线上的扫描信号有效时提供偏置电压给驱动晶体管。控制晶体管在接收一条控制线上的第一控制信号有效时将数据线上的电压提供给驱动晶体管。重置晶体管在接收第一控制信号有效时重置发光组件。驱动晶体管包括第一栅极和第二栅极。第一栅极与第一初始晶体管的源极电性连接。第二栅极与控制晶体管的源极电性连接。第二初始晶体管在初始阶段给第二存储电容的提供放电路径。本发明还提供一种具有像素驱动电路的显示装置。

Description

像素驱动电路及具有像素驱动电路的显示装置
技术领域
本发明涉及一种像素驱动电路及具有像素驱动电路的显示装置。
背景技术
有机发光二极管(organic light emitting diode,OLED)作为一种发光器件，因其所具有的自发光、快速响应、宽视角和可制作在柔性衬底上等特点而越来越多地被应用于高性能显示领域当中。采用OLED的显示装置通常包括呈矩阵设置的像素单元。每个像素单元对应一个像素驱动电路。像素驱动电路包括开关晶体管、驱动晶体管、重置晶体管、存储电容及OLED。像素驱动电路至少依次工作在重置阶段、补偿写入阶段以及发光阶段。在重置阶段，重置晶体管导通以重置驱动晶体管和\或OLED，以使得数据线上的显示用资料信号可正常写入至驱动晶体管。在写入补偿阶段，开关晶体管自扫描线上读取扫描信号，在扫描信号处于有效状态时，如为高电平时，相应的扫描线被扫描，开关晶体管导通，数据线上的显示用资料信号经由导通的开关晶体管对存储电容进行充电，以将资料信号存储在驱动晶体管的栅极并补偿驱动晶体管的阈值电压。在发光阶段，存储电容放电，驱动晶体管导通并将接收到的电源电压转化为对应的驱动电流以驱动OLED发光。然而，当显示器尺寸和分辨率变大时，随着像素单元数量的增加，每个像素驱动电路工作在补偿写入阶段的时间变短，导致驱动晶体管的阈值电压得不到充分的补偿，进而导致OLED的亮度降低，无法保证有机发光显示器的显示效果。
发明内容
有鉴于此，有必要提供一种提高显示效果的像素驱动电路。
还有必要提供一种提高显示效果的具有像素驱动电路的显示装置。
一种像素驱动电路为电流型像素驱动电路。像素驱动电路包括第一初始晶体管、驱动晶体管、控制晶体管、重置晶体管、第一存储电容及发光组件。第一初始晶体管在接收扫描线上的扫描信号有效时提供偏置电压给驱动晶体管。控制晶体管在接收一条控制线上的第一控制信号有效时将数据线上的电压提供给驱动晶体管。重置晶体管在接收第一控制信号有效时重置发光组件。发光组件的阴极接收接地电压。像素驱动电路进一步包括第二存储电容和第二初始晶体管。驱动晶体管为双栅极晶体管，其包括第一栅极和第二栅极。第一栅极与第一初始晶体管的源极电性连接。第二栅极与控制晶体管的源极电性连接。第一存储电容的两端分别与第一栅极和驱动晶体管的源极电性连接。第二存储电容的两端分别与第二栅极和第二初始晶体管的源极电性连接。第二初始晶体管的栅极接收另一控制线上的第二控制信号，第二初始晶体管的源极与发光组件的阳极电性连接，第二初始晶体管的漏极与驱动晶体管的源极电性连接。第二初始晶体管用于在初始阶段给第二存储电容提供放电路径。
一种具有像素驱动电路的显示装置，包括多条扫描线、多条数据线以及多条控制线。扫描线与数据线相交，并公共定义多个呈矩阵设置的像素单元。每个像素单元对应一条扫描线、一条数据线和一条控制线，每个像素单元对应一个像素驱动电路。像素驱动电路为电流型像素驱动电路。像素驱动电路包括第一初始晶体管、驱动晶体管、控制晶体管、重置晶体管、第一存储电容及发光组件。第一初始晶体管在接收扫描线上的扫描信号有效时提供偏置电压给驱动晶体管。控制晶体管在接收一条控制线上的第一控制信号有效时将数据线上的电压提供给驱动晶体管。重置晶体管在接收第一控制信号有效时重置发光组件。发光组件的阴极接收接地电压。像素驱动电路进一步包括第二存储电容和第二初始晶体管。驱动晶体管为双栅极晶体管，其包括第一栅极和第二栅极。第一栅极与第一初始晶体管的源极电性连接。第二栅极与控制晶体管的源极电性连接。第一存储电容的两端分别与第一栅极和驱动晶体管的源极电性连接。第二存储电容的两端分别与第二栅极和第二初始晶体管的源极电性连接。第二初始晶体管的栅极接收另一控制线上的第二控制信号，第二初始晶体管的源极与所述发光组件的阳极电性连接，第二述初始晶体管的漏极与驱动晶体管的源极电性连接。第二初始晶体管用于在初始阶段给第二存储电容提供放电路径。
与现有技术相比较，采用双栅极结构的驱动晶体管，利用第一栅极进行偏置电压的写入操作，利用第二栅极进行数据电压的写入操作，可减少像素驱动电路的面积，更有利于显示装置的窄边框设计。同时，像素驱动电路为电流型驱动电路，发光组件上的驱动电流仅与数据电压相关，可保证显示装置的均匀度和亮度恒定性。
附图说明
图1为本发明较佳实施方式之显示装置的等效电路模块示意图。
图2为图1中所示之像素单元对应的像素驱动电路的电路示意图。
图3为图2中所示之驱动晶体管的剖面示意图。
图4为图2中第一实施方式之像素单元的驱动时序图。
图5为图2中所示像素驱动电路工作在重置阶段的电路图，且图5中以“X”表示晶体管组件的截止。
图6为图2中所示像素驱动电路工作在补偿阶段的电路图，且图6中以“X”表示晶体管组件的截止。
图7为图2中所示像素驱动电路工作在写入阶段的电路图，且图7中以“X”表示晶体管组件的截止。
图8为图2中所示像素驱动电路工作在发光阶段的电路图，且图8中以“X”表示晶体管组件的截止。
图9为图2中所示之驱动晶体管的第二栅极与阈值电压的关系曲线示意图。
图10为适用于图1所示等效电路的本发明第二实施方式之像素单元的驱动时序图。
主要元件符号说明
显示装置 1
显示区域 11
非显示区域 13
扫描线 S1-Sn
数据线 D1-Dm
控制线 EM1-EM(2n)
像素单元 10
栅极驱动器 20
源极驱动器 30
控制驱动器 40
像素驱动电路 300
第一初始晶体管 M1
驱动晶体管 M2
控制晶体管 M3
重置晶体管 M4
第二初始晶体管 M5
第一存储电容 C1
第二存储电容 C2
寄生电容 Cel
发光组件 EL
第一节点 N1
第二节点 N2
第三节点 N3
第四节点 N4
基板 50
第一导电层 51
绝缘层 52
通道层 54
第二导电层 56
钝化层 58
第三导电层 59
第一帧 f1
剩余帧 f2-fn
消隐帧 f0
重置阶段 T0
初始阶段 T1
补偿阶段 T2
写入阶段 T3
发光阶段 T4
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
本发明提供一种显示装置。显示装置包括多条扫描线、多条数据线以及多条控制线。多条扫描线与多条数据线交叉从而在交叉处定义出多个像素单元。每个像素单元对应一条扫描线、一条数据线及两条控制线，每个像素单元对应一个像素驱动电路。像素驱动电路为电流型像素驱动电路。像素驱动电路包括第一初始晶体管、驱动晶体管、控制晶体管、重置晶体管、第二初始晶体管、第一存储电容及发光组件。第一初始晶体管在扫描线上的扫描信号有效时提供偏置电压给驱动晶体管。控制晶体管在一条控制线上的第一控制信号有效时将数据线上的电压并提供给驱动晶体管。重置晶体管在第一控制信号有效时重置发光组件。发光组件的阴极接收接地电压。像素驱动电路进一步包括第二存储电容和第二初始晶体管。驱动晶体管为双栅极晶体管，其包括第一栅极和第二栅极。第一栅极与第一初始晶体管的源极电性连接。第二栅极与控制晶体管的源极电性连接。第一存储电容的两端分别与第一栅极和驱动晶体管的源极电性连接。第二存储电容的两端分别与第二栅极和第二初始晶体管的源极电性连接。第二初始晶体管的栅极接收另一控制线上的第二控制信号，第二初始晶体管的源极与发光组件的阳极电性连接，第二初始晶体管的漏极与驱动晶体管的源极电性连接。第二初始晶体管用于在第二控制信号有效时初始阶段给第二存储电容提供放电路径。
在一实施例中，驱动晶体管的阈值电压与数据线上的电压呈线性变化。
在一实施例中，像素驱动电路在第一帧内依次工作在初始阶段和补偿阶段。在初始阶段，第一栅极初始，发光组件停止发光并被重置。在补偿阶段，驱动晶体管的第一阈值电压存储于第一存储电容。
在一实施例中，扫描线上的扫描信号和第一信号均有效且第二控制信号无效时，使得像素驱动电路工作在初始阶段。在初始阶段，第一初始晶体管、控制晶体管、重置晶体管以及驱动晶体管均导通，偏置电压被提供给第一栅极，以实现第一栅极的初始，数据线上的第一参考电压提供给第二栅极。重置晶体管将第二参考电压提供给驱动晶体管的源极，以重置驱动晶体管的源极，第二初始晶体管截止，第二存储电容通过发光组件进行放电直至发光组件的截止电压并重置发光组件的阳极发光组件不发光。扫描线上的扫描信号和第二控制信号有效且第一控制信号无效时，使得像素驱动电路工作在补偿阶段。在补偿阶段，第一初始晶体管、第二初始晶体管以及驱动晶体管均导通，控制晶体管及重置晶体管均截止，驱动晶体管的第一阈值电压存储于第一存储电容上。
在一实施例中，像素驱动电路在第一帧后的任意一帧内依次工作在写入阶段和发光阶段。在写入阶段，数据线上加载数据电压，并将数据电压提供给第二栅极，第二存储电容存储数据电压和驱动晶体管的第二阈值电压。在发光阶段，发光组件根据数据电压发光。
在一实施例中，扫描线上的扫描信号无效且第一控制信号和第二控制信号有效时，使得像素驱动电路工作在写入阶段。在写入阶段，第一初始晶体管截止，第二晶体管、控制晶体管、重置晶体管以及驱动晶体管均导通，控制晶体管将数据电压提供给第二栅极，第二存储电容存储数据电压和驱动晶体管的第二阈值电压。扫描线上的扫描信号和第一控制信号均无效且第二控制信号有效时，使得像素驱动电路工作在发光阶段。在发光阶段，第一初始晶体管、控制晶体管以及重置晶体管均截止，第二初始晶体管和驱动晶体管导通以驱动发光组件根据数据电压发光。
在另一实施例中，像素驱动电路包括消隐帧、位于消隐帧后的第一帧及位于第一帧之后的剩余帧。在消隐帧内，像素驱动电路工作在重置阶段以重置驱动晶体管的源极。在第一帧内，像素驱动电路依次工作在初始阶段和补偿阶段。在初始阶段，第一栅极被初始，数据线上加载第一参考电压。在补偿阶段，第一存储电容存储驱动晶体管的第一阈值电压。在剩余帧内，像素驱动电路依次工作在写入阶段和发光阶段。在写入阶段，数据线上加载数据电压，并提供给第二栅极，第二存储电容存储数据电压以及驱动晶体管的第二阈值电压。在发光阶段，驱动晶体管导通以驱动发光组件根据数据电压发光。
下面结合图对本发明触控面板的具体实施方式进行说明。
请一并参阅图1，其为本发明一种实施方式的显示装置1的模块示意图。显示装置1定义有显示区域11和围绕显示区域11设置的非显示区域13。显示区域11包括多条相互平行的扫描线S1-Sn、多条相互平行的数据线D1-Dm以及多条相互平行的控制线EM1-EM(2n)。多条扫描线S1-Sn沿第一方向X延伸，多条数据线D1-Dm沿与第一方向X垂直的第二方向Y延伸，相互交错定义出网格状，网格的镂空处定义出多个呈矩阵设置的像素单元10。可以理解，本揭露的显示装置的多条扫描线、数据线及控制线可根据需要排布，比如扫描线与数据线并非正交交错，而是倾斜的交错，并不以本实施例为限。非显示区域13内设置有栅极驱动器20、源极驱动器30及控制驱动器40。每个像素单元10通过一条扫描线Sn与栅极驱动器20电性连接，通过一条数据线Dm与源极驱动器30电性连接，且通过两条控制线EM(2n-1)-EM(2n)与控制驱动器40。在本实施方式中，栅极驱动器20和源极驱动器30可通过自动结合(tape-automated bonding，MAB)或通过设置于玻璃上的芯片(chip-on-glass，COG)方式与显示面板上的焊盘(图未示)连接，也可通过(gate-in-panel，GIP)方式直接形成于显示面板上。在其他实施方式中，栅极驱动器20和源极驱动器30也可作为显示面板的一部分直接集成于显示面板上。在其他实施方式中，显示装置1还包括时序控制器(图未示)。时序控制器用于提供多个同步控制信号(图未示)给栅极驱动器20和源极驱动器30，以驱动栅极驱动器20和源极驱动器30。其中，多个同步控制信号可包括水平同步信号(horizontalsynchronization，Vsync)、垂直同步信号(vertical synchronization，Vsync)、时钟信号(clock，CLK)以及数据使能信号(data enable，EN)等。
请参阅图2，其为其中一个像素单元10对应的像素驱动电路300的电路示意图。每个像素单元10对应一个像素驱动电路300。像素驱动电路300与一条扫描线Sn、一条数据线Dm及两条控制线EM(2n-1)-EM(2n)电性连接。在本实施方式中，像素驱动电路300为电流型驱动电路。
像素驱动电路300包括第一初始晶体管M1、驱动晶体管M2、控制晶体管M3、重置晶体管M4、第二初始晶体管M5、第一存储电容C1、第二存储电容C2以及发光组件EL。在本实施方式中，第一初始晶体管M1、驱动晶体管M2、控制晶体管M3、重置晶体管M4及第二晶体管M5均为同种掺杂类型的场效应晶体管，如：N型场效应晶体管。在像素驱动电路300中，驱动晶体管M2为双栅极晶体管，包括由第一栅极BG(底栅极，如图3所示)、通道层54(如图3所示)、源极(图未标)及漏极(图未标)设置而成的底栅极型晶体管，及由第二栅极TP(顶栅极，如图3所示)、通道层54、源极及漏极设置而成的顶栅极型晶体管。通过利用双栅极晶体管，使得驱动晶体管M2能够在第一帧f1且在第一参考电压Vref1的作用下，驱动晶体管M2具有第一阈值电压Vth1，在剩余帧f2-fn内且在数据电压Vdata的作用下，驱动晶体管M2具有第二阈值电压Vth2。其中，第一参考电压Vref1小于数据电压Vdata。第一阈值电压Vth1为驱动晶体管M2的临界导通电压，第二阈值电压Vth2为驱动晶体管M2的临界导通电压。
第一初始晶体管M1的栅极与对应的扫描线Sn电性连接，源极接收电源线提供的偏置电压Vbias，漏极通过第一节点N1与驱动晶体管M2的第一栅极BG电性连接。驱动晶体管M2的源极通过第二节点N2与发光组件EL的阳极电性连接，驱动晶体管M2的漏极接收由电源线提供的电源电压VDD，驱动晶体管M2的第二栅极TG通过第三节点N3与控制晶体管M3的源极电性连接。控制晶体管M3的栅极接收控制线EM(2n)的第一控制信号，控制晶体管的漏极与对应的数据线Dm电性连接。重置晶体管M4的栅极接收控制线EM(2n)的第一控制信号，重置晶体管M4的漏极接收第二参考电压Vref2，重置晶体管M4的源极电性连接于驱动晶体管M2的源极和发光组件EL的阳极之间。即，重置晶体管M4与第二节点N2电性连接。第二初始晶体管M5的栅极接收控制线EM(2n-1)的第二控制信号，第二初始晶体管M5的漏极经由第二节点N2与驱动晶体管M2的源极电性连接，第二初始晶体管M5的源极通过第四节点N4与发光组件EL的阳极电性连接。第一存储电容C1的第一端经由第一节点N1与驱动晶体管M2的第一栅极BG电性连接，另一端经由第二节点N2与驱动晶体管M2的源极电性连接。第二存储电容C2的第一端经由第三节点N3与驱动晶体管M2的第二栅极TG电性连接，另一端经由第四节点N4与第二初始晶体管M5的源极电性连接。发光组件EL的阳极与第二初始晶体管M5的源极电性连接，发光组件EL的阴极与接地电压VSS电性连接。寄生电容Cel被形成，其等效电路的两端分别与发光组件EL的阳极和阴极电性连接。在本实施方式中，第二参考电压Vref2小于接地电压VSS。
请参阅图3，其为驱动晶体管M2的剖面示意图。驱动晶体管M2包括基板50、第一导电层51、绝缘层52、通道层54、第二导电层56、钝化层58以及第三导电层59。基板50由透明玻璃或塑料材料制成。在本实施方式中，基板50为玻璃基板、或其他具有高强度、高硬度的透明基板，如聚碳酸酯(Polycarbonate,PC)，聚酯(Polythylene terephthalate,PET)、聚甲基丙烯酸甲酯(Polymethylmethacrylate,PMMA)、环烯烃共聚合物(Cyclic OlefinCopolymer,COC)或聚醚砜(Polyether sulfone,PES)等材料制成。在其他实施方式中，基板50也可以为柔性基板。第一导电层51设置于基板50上。第一导电层51可被图案化形成第一栅极BG。绝缘层52覆盖第一导电层51与基板50相背的表面并覆盖基板50相对于第一导电层51外露的表面。绝缘层52用于将第一导电层51与通道层54及第二导电层56绝缘隔离。绝缘层52可在外力作用下可发生弹性形变。绝缘层52可由柔性绝缘材料制成。绝缘层52可为透明或半透明材质制成。通道层54设置于绝缘层52与第一导电层51相背的表面上。通道层54可图案化形成驱动晶体管M2的半导体通道。通道层54在第一导电层51上的正投影位于第一导电层51的正中央。第二导电层56覆盖设置于绝缘层52与第一导电层51相背的表面上，并覆盖通道层54的边缘以及侧面上。第二导电层56可被图案化形成驱动晶体管M2的源极和漏极。钝化层58覆盖设置于绝缘层52与第一导电层51相背的表面上，且覆盖通道层54及第二导电层56。第三导电层59设置于钝化层58与第二导电层56的表面上。第三导电层59在第一导电层51上的正投影位于第一导电层51的正中央。第三导电层59可被图案化以形成驱动晶体管M2的第二栅极TG。在本实施方式中，第一导电层51、第二导电层56以及第三导电层59由金属材料制成，例如银，铜等银(Ag)、铜(Cu)、钼(Mo)等，但不以此为限，亦可为其他导电材料。本实施例中，驱动晶体管M2为双栅极晶体管，且其二栅极分别位于半导体层构成自上而下层叠设置的结构。通过改变二栅极的电压，进而改变阈值电压。
请参阅图4，其为第一实施例之像素单元10的驱动时序图。图4仅示意了扫描线S(n-1)-Sn对应像素单元10的驱动时序图。显示装置1包括第一帧f1以及位于第一帧后的剩余帧f2-fn。第一帧f1作为初始帧，剩余帧f2-fn作为图像显示帧。在本实施方式中，在第一帧f1，与多个像素单元10对应的多个像素驱动电路300依次工作在初始阶段T1。在最后一个像素单元10对应的像素驱动电路300完成初始操作后且在第一帧f1，与多个像素单元10对应的多个像素驱动电路300依次工作在补偿阶段T2。在最后一个像素单元10对应的像素驱动电路300完成补偿操作后且在剩余帧f2-fn的任意一帧内，与多个像素单元10对应的多个像素驱动电路300依次工作在写入阶段T3。每个像素单元10对应的像素驱动电路300在完成写入操作后工作在发光阶段T4。
同一行像素单元10由同一行扫描线Sn及对应两条相邻控制线EM(2n-1)-EM2n上加载的信号控制，包括扫描信号、第一控制信号及第二控制信号，以及不同列数据线Dm上加载的电压，如第一参考电压Vref1，同一列像素单元10由不同行扫描线S1-Sn及对应两条相邻控制线EM(2n-1)-EM2n上加载的信号以及同一列数据线Dm上加载的电压，如第一参考电压Vref1。在本实施例中，相邻行的像素单元10分别按照排列顺序依次加载对应扫描线S1-Sn以及对应控制线EM1-EM2n上的信号。相邻列的像素单元10分别按照排列顺序依次加载对应数据线D1-Dm上的电压。
下面以一个像素单元10对应的像素驱动电路300详细描述本案的驱动方式。其中，像素驱动电路300接收扫描线Sn、两条控制线EM(2n-1)-EM(2n)及数据线Dm上的信号。
请一并参阅图4及图5，其为像素单元10的驱动时序图和像素驱动电路300处于第一帧f1的初始阶段T1的电路示意图。第一帧f1作为初始帧，用于初始驱动晶体管M2的第一栅极BG、重置发光组件EL的阳极并将驱动晶体管M2的阈值电压存储于第一存储电容C1上。在第一帧f1，像素驱动电路300依次工作在初始阶段T1和补偿阶段T2，且数据线Dm上加载第一参考电压Vref1；在剩余帧f2-fn，像素驱动电路300依次工作在写入阶段T3和发光阶段T4，且数据线Dm上加载数据电压Vdata。其中，数据电压Vdata大于第一参考电压Vref1。
更详细地，在扫描线Sn和控制线EM(2n)上的第一控制信号有效、控制线EM(2n-1)上的第二控制信号无效的第一帧f1，像素驱动电路300工作在初始阶段T1。在初始阶段T1，第一初始晶体管M1、驱动晶体管M2、控制晶体管M3及重置晶体管M4均导通，第二初始晶体管M5截止。由于第一初始晶体管M1导通，偏置电压Vbias通过第一初始晶体管M1施加于驱动晶体管M2的第一栅极BG，并对第一存储电容C1的第一端充电。由于控制晶体管M3导通，数据线Dm上的第一参考电压Vref1通过控制晶体管M3提供给第三节点N3。由于重置晶体管M4导通，第二参考电压Vref2通过重置晶体管M4提供给第二节点N2，以重置驱动晶体管M2的源极。此时，第二存储电容C2通过发光组件EL进行放电直至发光组件EL的截止电压。存储于第二存储电容C2上的电压为第一参考电压Vref1和截止电压Voff的差值。同时，由于发光组件EL阳极和阴极的电压差小于发光组件EL的导通电压，使得发光组件EL不发光，从而实现驱动晶体管M2的第一栅极BG的初始和发光组件EL的重置。其中，截止电压Voff根据发光组件EL的颜色的不同而不同。在本实施方式中，截止电压Voff可以为2.5V。
请一并参阅图4及图6，其为像素驱动电路300的驱动时序图以及像素驱动电路300处于第一帧f1内补偿阶段T2的电路示意图。
在扫描线Sn上的信号和控制线EM(2n-1)的第二控制信号有效、控制线EM(2n)上的第一控制信号无效、且紧邻初始阶段T1的第一帧f1，使得像素驱动电路300工作在补偿阶段T2。在补偿阶段T2内，第一初始晶体管M1、驱动晶体管M2及第二初始晶体管M5导通，控制晶体管M3和重置晶体管M4截止。由于第一初始晶体管M1导通，驱动晶体管M2的第一栅极BG的电压保持在Vbias不变。由于第二初始晶体管M5导通，发光组件EL的阳极电压为第二参考电压。由于驱动晶体管M2导通且控制晶体管M3截止，第二节点N2的电压变化为偏置电压Vbias与第一栅极BG对应的第一阈值电压Vth1的差值，即Vn2＝Vbias-Vth1。为了保持第二存储电容C2两端的电压差保持不变，第四节点N4上的电压变化为Vbias-Vth1+Vref1-Vref2-Voff，且第四节点N4的电压小于发光组件EL的导通电压，发光组件EL维持不发光状态。
请一并参阅图4及图7，其为像素驱动电路300的驱动时序图以及像素驱动电路300在剩余帧f2-fn内的写入阶段T3的电路示意图。
在扫描线Sn上的信号无效、控制线EM(2n)上的第一控制信号和控制线EM(2n-1)的第二控制信号有效、紧邻补偿阶段T2的剩余帧f2-fn，使得像素驱动电路300工作在写入阶段T3。在写入阶段T3，第一初始晶体管M1截止，第二初始晶体管M5、驱动晶体管M2、控制晶体管M3和重置晶体管M4导通。由于重置晶体管M4导通，第二节点N2的电压变化为第二参考电压Vref2。为了保持第一存储电容C1两端在补偿阶段T2的电压差不变，第一节点N1的电压变化为Vbias-(Vbais-Vth1)+Vref2，即Vth1+Vref2。由于控制晶体管M3导通，使得数据线Dm上的数据电压Vdata提供至第三节点N3。由于数据电压Vdata大于第一参考电压Vref1，第二存储电容C2进一步充电。此时，第二存储电容C2上存储的电压为数据电压Vdata和第二参考电压Vref2的差值。
请一并参阅图4及图8，其为像素驱动电路300的驱动时序图以及像素驱动电路300在剩余帧f2-fn内的发光阶段T4的电路示意图。
在扫描线Sn上的信号和控制线EM(2n)上的第一控制信号无效、控制线EM(2n-1)的第二控制信号有效、且紧邻写入阶段T3的剩余帧f2-fn，使得像素驱动电路300工作在发光阶段T4。在发光阶段T4，第一初始晶体管M1、控制晶体管M3以及重置晶体管M4均截止，驱动晶体管M2和第二初始晶体管M5导通。由于驱动晶体管M2导通，第二节点N2的电压变化为第二参考电压Voled。为了保持第一存储电容C1两端的电压差在维持补偿阶段T2不变，第一节点N1的电压变化为Vbias-(Vbais-Vth1)+Voled，即Vth1+Voled。同时，为了保持第二存储电容C2两端在写入阶段T3的电压差不变，第三节点N3的电压变化为数据电压Vdata-Vref2+Voled。
由于，在第一帧f1内，驱动晶体管M2具有第一阈值电压Vth1，在剩余帧f2-fn内，驱动晶体管M2具有第二阈值电压Vth2。
此时，驱动电流Ioled可通过下述方式计算得出。
Ioled＝k×(Vgs-Vth)2 (1)
＝k×[Vth1+Voled-Voled-Vth2]2
＝k×[(Vth1-Vth2)]2
请一并参阅图9，其为多次试验数据得出的第二栅极TG上的电压和驱动晶体管M2的阈值电压Vth之间变化曲线图。从图9中可以看出，第二栅极TG上的电压和驱动晶体管M2的阈值电压Vth之间呈线性变化，即，第三节点N3上的电压和阈值电压Vth之间呈线性变化。故，第三节点N3上的电压和阈值电压Vth之间的变化如下述公式。
Vth＝a(Vn2-Vn3)+b (2)
其中，a和b均为常数，其分别根据图9进行线性拟合得出。
在第一帧f1时，驱动晶体管M2的第一阈值电压Vth1仅与第一参考电压Vref1和第二参考电压Vref2相关。第一阈值电压Vth1根据公式2计算得出。
Vth1＝a(Vn2-Vn3)+b
＝a(Vref1-Vref2)+b
在剩余帧f2-fn时，驱动晶体管M2的第二阈值电压Vth2仅与数据电压Vdata和第二参考电压Vref2相关。根据公式2计算得出：
Vth2＝a(Vn2-Vn3)+b
＝a(Vdata-Vref2)+b
＝a(Vref1+ΔV-Vref2)+b
ΔV表示在第一帧f1和剩余帧f2-fn之间数据线Dm上的差值电压。
将第一阈值电压Vth1和第二阈值电压Vth2代入公式1。
Ioled＝k×[(Vth1-Vth2)]2
＝k×{(a(Vref1-Vref2)+b-[a(Vref1+ΔV-Vref2)+b]}2
＝k×a2(Vref2-ΔV)2
其中，k由驱动晶体管M2的电流放大系数，其与驱动晶体管M2的迁移率及沟道宽度以及沟道长度的比例确定的比例常数相关，第二参考电压Vref2为固定值，差值电压ΔV与数据电压Vdata相关。
由此可以看出，驱动电流Ioled与驱动晶体管M2的阈值电压无关，仅与数据电压Vdata相关。
综上所述，采用上述结构的像素驱动电路及显示装置，在第一帧，与多个像素驱动电路依次进行初始，在最后一个像素单元对应的像素驱动电路完成初始后，与多个像素单元对应的多个像素驱动电路依次进行补偿操作；在对应像素驱动电路的驱动下且在剩余帧内，与多个像素单元对应的像素驱动电路依次进行写入操作，且每个像素单元对应的像素驱动电路在完成写入操作后进行发光操作，故可保证每个像素单元的显示效果不受阈值电压影响。同时，采用双栅极结构的驱动晶体管，利用第一栅极进行偏置电压的写入操作，利用第二栅极进行数据电压的写入操作，可减少像素驱动电路的面积，更有利于显示装置的窄边框设计。同时，像素驱动电路为电流型驱动电路，发光组件上的驱动电流仅与数据电压相关，可保证显示装置的均匀度和亮度恒定性。
请参阅图10，其为第二实施方式之像素单元10的驱动时序图。图10仅显示了扫描线S1-S3对应像素单元10的驱动时序。显示装置1进一步包括位于第一帧f1之前的消隐帧f0。其中，消隐帧f0用于重置发光组件EL的阳极。第一帧f1作为初始帧，用于初始驱动晶体管M2的第一栅极BG。剩余帧f2-fn作为图像显示帧，用于驱动像素单元10进行图像显示。在消隐帧f0，与多个像素单元10对应的多个像素驱动电路300依次工作在重置阶段T0；在第一帧f1，与多个像素单元10对应的多个像素驱动电路300同时工作在初始阶段T1操作，并在完成初始操作后，与多个像素单元10对应的多个像素驱动电路300同时工作在补偿阶段T2，且数据线D1-Dm上均加载第一参考电压Vref1；在剩余帧f2-fn的任意一帧，与多个像素单元10对应的多个像素驱动电路300依次工作在写入阶段T3，并且每个像素单元10对应的像素驱动电路300在完成写入操作后工作在发光阶段T4，且数据线D1-Dm上加载数据电压Vdata。其中，数据电压Vdata大于第一参考电压Vref1。
综上所述，采用上述结构的像素驱动电路及显示装置，在消隐帧，与多个像素单元对应的多个像素驱动电路依次进行重置；在第一帧内，与多个像素单元对应的多个像素驱动同时进行初始，并最后一个像素单元对应的像素驱动电路在完成初始操作后，与多个像素单元对应的多个像素驱动电路同时工作在补偿阶段；在剩余帧的任意一帧，与多个像素单元对应的多个像素驱动电路依次工作在写入阶段，并且每个像素单元对应的像素驱动电路在完成写入操作后工作在发光阶段，故可保证每个像素单元的显示效果不受阈值电压影响。同时，采用双栅极结构的驱动晶体管，利用第一栅极进行偏置电压的写入操作，利用第二栅极进行数据电压的写入操作，可减少像素驱动电路的面积，更有利于显示装置的窄边框设计。同时，像素驱动电路为电流型驱动电路，发光组件上的驱动电流仅与数据电压相关，可保证显示装置的均匀度和亮度恒定性。进一步地，通过增加消隐帧可将发光组件的初始操作和驱动晶体管的第一栅极的初始操作分开进行，使得所有像素单元可在第一帧内同步进行初始操作。
本技术领域的普通技术人员应当认识到，以上的实施方式仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围之内，对以上实施例所作的适当改变和变化都落在本发明要求保护的范围之内。

Claims (10)

1.一种像素驱动电路，为电流型像素驱动电路；所述像素驱动电路包括第一初始晶体管、驱动晶体管、控制晶体管、重置晶体管、第一存储电容及发光组件；所述第一初始晶体管在接收扫描线上的扫描信号有效时提供偏置电压给所述驱动晶体管；所述控制晶体管在接收一条控制线上的第一控制信号有效时将数据线上的电压提供给所述驱动晶体管；所述重置晶体管在接收所述第一控制信号有效时重置所述发光组件；所述发光组件的阴极接收接地电压；其特征在于：所述像素驱动电路进一步包括第二存储电容和第二初始晶体管；所述驱动晶体管为双栅极晶体管，其包括第一栅极和第二栅极；所述第一栅极与所述第一初始晶体管的源极电性连接；所述第二栅极与所述控制晶体管的源极电性连接；所述第一存储电容的两端分别与所述第一栅极和所述驱动晶体管的源极电性连接；所述第二存储电容的两端分别与所述第二栅极和所述第二初始晶体管的源极电性连接；所述第二初始晶体管的栅极接收另一控制线上的第二控制信号，所述第二初始晶体管的源极与所述发光组件的阳极电性连接，所述第二初始晶体管的漏极与所述驱动晶体管的源极电性连接；所述第二初始晶体管用于在初始阶段给所述第二存储电容提供放电路径。
2.如权利要求1所述的像素驱动电路，其特征在于：所述驱动晶体管的阈值电压与所述数据线上的电压呈线性变化。
3.如权利要求2所述的像素驱动电路，其特征在于：所述像素驱动电路在第一帧内依次工作在初始阶段和补偿阶段；在所述初始阶段，所述第一栅极初始，所述发光组件停止发光并被重置；在所述补偿阶段，所述驱动晶体管的第一阈值电压存储于所述第一存储电容。
4.如权利要求3所述的像素驱动电路，其特征在于：在所述扫描线上的扫描信号和所述第一控制信号均有效且所述第二控制信号无效时，使得所述像素驱动电路工作在所述初始阶段；在所述初始阶段，所述第一初始晶体管、所述控制晶体管、所述重置晶体管以及所述驱动晶体管均导通，所述偏置电压被提供给所述第一栅极，以实现所述第一栅极的初始，所述数据线上的第一参考电压提供给所述第二栅极；所述重置晶体管将第二参考电压提供给所述驱动晶体管的源极，以重置所述驱动晶体管的源极，所述第二初始晶体管截止，使得所述第二存储电容通过所述发光组件进行放电直至所述发光组件的截止电压，以重置所述发光组件的阳极所述发光组件不发光；在所述扫描线上的扫描信号和所述第二控制信号有效且所述第一控制信号无效时，使得所述像素驱动电路工作在补偿阶段；在所述补偿阶段，所述第一初始晶体管以及所述驱动晶体管均导通，所述第二初始晶体管、所述控制晶体管及所述重置晶体管均截止，所述驱动晶体管的第一阈值电压存储于所述第一存储电容上。
5.如权利要求4所述的像素驱动电路，其特征在于：所述像素驱动电路在所述第一帧后的任意一帧内依次工作在写入阶段和发光阶段；在所述写入阶段，所述数据线上加载数据电压，并将所述数据电压提供给所述第二栅极，所述第二存储电容存储所述数据电压和所述驱动晶体管的第二阈值电压；所述发光阶段，所述发光组件发光。
6.如权利要求5所述的像素驱动电路，其特征在于：在所述扫描线上的扫描信号无效且所述第一控制信号和所述第二控制信号有效时，使得所述像素驱动电路工作在写入阶段；在所述写入阶段，所述第一初始晶体管截止，所述第二初始晶体管、所述控制晶体管、所述重置晶体管以及所述驱动晶体管均导通，所述控制晶体管将所述数据电压提供给所述第二栅极，所述第二存储电容存储所述数据电压和所述驱动晶体管的第二阈值电压；在所述扫描线上的扫描信号、所述第一控制信号均无效且所述第二控制信号有效时，使得所述像素驱动电路工作在发光阶段；在所述发光阶段，所述第一初始晶体管、所述控制晶体管以及所述重置晶体管均截止，第二初始晶体管及所述驱动晶体管导通以驱动所述发光组件根据所述数据电压发光。
7.如权利要求2所述的像素驱动电路，其特征在于：所述像素驱动电路工作在消隐帧、位于所述消隐帧后的第一帧及位于所述第一帧之后的剩余帧；在所述消隐帧内，所述像素驱动电路工作在重置阶段以重置所述驱动晶体管的源极；在所述第一帧内，所述像素驱动电路依次工作在初始阶段和补偿阶段；在所述初始阶段，所述第一栅极被初始，所述数据线上加载第一参考电压；在所述补偿阶段，所述第一存储电容存储所述驱动晶体管的第一阈值电压；在所述剩余帧内，所述像素驱动电路依次工作在写入阶段和发光阶段；在所述写入阶段，所述数据线上加载数据电压，并提供给所述第二栅极，所述第二存储电容存储所述数据电压以及所述驱动晶体管的第二阈值电压；在所述发光阶段，所述驱动晶体管导通以驱动所述发光组件根据所述数据电压发光。
8.一种具有像素驱动电路的显示装置，包括多条扫描线、多条数据线以及多条控制线，所述扫描线与所述数据线相交，并共同定义多个像素单元；每个所述像素单元对应一条所述扫描线、一条所述数据线和两条所述控制线；每个所述像素单元对应一个像素驱动电路；其特征在于：所述像素驱动电路采用权利要求1-7项任意一项所述的像素驱动电路。
9.如权利要求8所述的具有像素驱动电路的显示装置，其特征在于：所述显示装置包括第一帧和位于所述第一帧之后的剩余帧；在所述第一帧，与多个所述像素单元对应的所述像素驱动电路依次工作在初始阶段，在最后一个所述像素单元对应的所述像素驱动电路完成初始操作后，与多个所述像素单元对应的多个所述像素驱动电路依次工作在补偿阶段；在所述剩余帧内，与多个所述像素单元对应的多个所述像素驱动电路依次工作在写入阶段，并且每个所述像素单元对应的所述像素驱动电路在完成写入操作后工作在发光阶段。
10.如权利要求8所述的具有像素驱动电路的显示装置，其特征在于：所述显示装置包括消隐帧、位于所述消隐帧后的第一帧及位于所述第一帧之后的剩余帧；在所述消隐帧内，与多个所述像素单元对应的多个所述像素驱动电路依次工作在重置阶段；在所述第一帧内，多个所述像素单元对应的多个所述像素驱动电路同时工作在初始阶段，在所述初始阶段后，与多个所述像素单元对应的多个所述像素驱动电路同时工作在补偿阶段；在所述剩余帧的任意一帧，与多个所述像素单元对应的多个所述像素驱动电路依次工作在写入阶段，并且每个所述像素单元对应的所述像素驱动电路在完成写入操作后工作在发光阶段。
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